JPH0546984B2 - - Google Patents
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- JPH0546984B2 JPH0546984B2 JP62206813A JP20681387A JPH0546984B2 JP H0546984 B2 JPH0546984 B2 JP H0546984B2 JP 62206813 A JP62206813 A JP 62206813A JP 20681387 A JP20681387 A JP 20681387A JP H0546984 B2 JPH0546984 B2 JP H0546984B2
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- conductor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体装置に関するもので、特に
配線層と配線層とのコンタクト部に係わるもので
ある。
配線層と配線層とのコンタクト部に係わるもので
ある。
（従来の技術）
一般に、半導体装置、例えば半導体メモリにお
いては、LSIの集積度があがるにつれてメモリセ
ルを選択するためのセルスイツチング用MOS
FETのゲート電極から延設された信号線（ワー
ド線）が長くなり、この信号線の抵抗による信号
遅延が大きくなる。このような信号遅延を抑制す
るために、従来は例えば第３図ａ，ｂに示すよう
な配線構造にしている。第３図において、ａ図は
パターン平面図、ｂ図はａ図のＸ−X′線に沿つ
た断面構成図である。すなわち、半導体基板１１
上には、酸化膜１２（ゲート酸化膜）を介して図
示しないセルスイツチング用MOS FETのゲー
ト電極から延設した信号線（ワード線）１３1，
１３2が形成される。上記信号線１３1，１３2上
には、絶縁層１４を介してこれらの信号線１３1，
１３2よりも抵抗値の低い導電体層１５1，１５2
が形成され、上記信号線１３1，１３2と上記導電
体層１５1，１５2とがそれぞれ上記絶縁層１４に
開孔されたコンタクトホール１６1，１６2を介し
て電気的に接続される。そして、このようなコン
タクト部を各信号線１３1，１３2にそれぞれ複数
個設け、配線抵抗の高い信号線１３1，１３2にこ
れよりも抵抗値の低い導電体層１５1，１５2をそ
れぞれ並列接続することによつて、信号線１３1，
１３2の抵抗値を低く設定して信号遅延を抑制し
ている。
いては、LSIの集積度があがるにつれてメモリセ
ルを選択するためのセルスイツチング用MOS
FETのゲート電極から延設された信号線（ワー
ド線）が長くなり、この信号線の抵抗による信号
遅延が大きくなる。このような信号遅延を抑制す
るために、従来は例えば第３図ａ，ｂに示すよう
な配線構造にしている。第３図において、ａ図は
パターン平面図、ｂ図はａ図のＸ−X′線に沿つ
た断面構成図である。すなわち、半導体基板１１
上には、酸化膜１２（ゲート酸化膜）を介して図
示しないセルスイツチング用MOS FETのゲー
ト電極から延設した信号線（ワード線）１３1，
１３2が形成される。上記信号線１３1，１３2上
には、絶縁層１４を介してこれらの信号線１３1，
１３2よりも抵抗値の低い導電体層１５1，１５2
が形成され、上記信号線１３1，１３2と上記導電
体層１５1，１５2とがそれぞれ上記絶縁層１４に
開孔されたコンタクトホール１６1，１６2を介し
て電気的に接続される。そして、このようなコン
タクト部を各信号線１３1，１３2にそれぞれ複数
個設け、配線抵抗の高い信号線１３1，１３2にこ
れよりも抵抗値の低い導電体層１５1，１５2をそ
れぞれ並列接続することによつて、信号線１３1，
１３2の抵抗値を低く設定して信号遅延を抑制し
ている。
しかし、上記のように構成するためには、信号
線１３1，１３2と導電体層１５1，１５2とのコン
タクト部において、コンタクトホール１６1，１
６2のパターンと信号線１３1，１３2のパターン
との間で生ずるマスクずれ等による接続不良を防
止するために、信号線１３1，１３2にマスク合わ
せの余裕ΔLを取るための幅広部１３ａ，１３ｂ
を形成する必要がある。このため、複数の信号線
１３1，１３2を隣接して形成する場合には、上記
幅広部１３ａ，１３ｂによつて信号線１３1，１
３2間の距離の短縮が制限される。また、信号線
１３1，１３2と導電体層１５1，１５2とのコンタ
クト抵抗を低くするためにはコンタクトホール１
６1，１６2を大きく形成することが望ましいが、
この場合には信号線１３1，１３2の幅広部１３
ａ，１３ｂも上記余裕ΔLだけ大きくする必要が
あり、信号線１３1，１３2間の距離もこの分だけ
開いてしまい、ますます集積度が低下する欠点が
ある。一方、信号線１３1，１３2間の距離を短く
して集積度を向上させようとすると、コンタクト
抵抗が増大することになる。
線１３1，１３2と導電体層１５1，１５2とのコン
タクト部において、コンタクトホール１６1，１
６2のパターンと信号線１３1，１３2のパターン
との間で生ずるマスクずれ等による接続不良を防
止するために、信号線１３1，１３2にマスク合わ
せの余裕ΔLを取るための幅広部１３ａ，１３ｂ
を形成する必要がある。このため、複数の信号線
１３1，１３2を隣接して形成する場合には、上記
幅広部１３ａ，１３ｂによつて信号線１３1，１
３2間の距離の短縮が制限される。また、信号線
１３1，１３2と導電体層１５1，１５2とのコンタ
クト抵抗を低くするためにはコンタクトホール１
６1，１６2を大きく形成することが望ましいが、
この場合には信号線１３1，１３2の幅広部１３
ａ，１３ｂも上記余裕ΔLだけ大きくする必要が
あり、信号線１３1，１３2間の距離もこの分だけ
開いてしまい、ますます集積度が低下する欠点が
ある。一方、信号線１３1，１３2間の距離を短く
して集積度を向上させようとすると、コンタクト
抵抗が増大することになる。
（発明が解決しようとする問題点）
上述したように従来の半導体装置では、信号線
に幅広部を形成する必要があるため高集積化が困
難であり、且つコンタクト抵抗を増大させること
なく信号線間の距離を短縮できない欠点がある。
に幅広部を形成する必要があるため高集積化が困
難であり、且つコンタクト抵抗を増大させること
なく信号線間の距離を短縮できない欠点がある。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、信号線に幅広
部を形成することなく充分なコンタクトが得ら
れ、信号線間の距離を短縮して高集積化が図れる
半導体装置を提供することである。
もので、その目的とするところは、信号線に幅広
部を形成することなく充分なコンタクトが得ら
れ、信号線間の距離を短縮して高集積化が図れる
半導体装置を提供することである。
［発明の構成］
（問題点を解決するための手段と作用）
すなわち、この発明の半導体装置は、半導体基
板上に形成される第１の絶縁層と、この絶縁層上
に形成される第１の導電体層と、この導電体層上
および上記第１絶縁層上に形成される第２の絶縁
層と、この第２絶縁層における上記第１導電体層
上に形成され、この第１導電体層よりも幅が広く
且つ上記第１の絶縁層に達しない深さの第１のコ
ンタクトホールと、上記第２絶縁層上および上記
第１コンタクトホール内に埋込み形成され、第１
コンタクトホールよりも幅が広く、上記第１導電
体層の上面と側面の一部とに接触する第２の導電
体層と、この第２導電体層上および上記第２絶縁
層上に形成される第３の絶縁層と、この第３絶縁
層における上記第２導電体層上に形成され、上記
第１導電体層よりも幅が広く且つ上記第２導電層
よりも幅が狭い第２のコンタクトホールと、上記
第３絶縁層上および上記第２コンタクトホール内
に埋込み形成され、上記第２導電体層より幅が狭
い第３の導電体層とを具備するコンタクト部を有
することを特徴としている。
板上に形成される第１の絶縁層と、この絶縁層上
に形成される第１の導電体層と、この導電体層上
および上記第１絶縁層上に形成される第２の絶縁
層と、この第２絶縁層における上記第１導電体層
上に形成され、この第１導電体層よりも幅が広く
且つ上記第１の絶縁層に達しない深さの第１のコ
ンタクトホールと、上記第２絶縁層上および上記
第１コンタクトホール内に埋込み形成され、第１
コンタクトホールよりも幅が広く、上記第１導電
体層の上面と側面の一部とに接触する第２の導電
体層と、この第２導電体層上および上記第２絶縁
層上に形成される第３の絶縁層と、この第３絶縁
層における上記第２導電体層上に形成され、上記
第１導電体層よりも幅が広く且つ上記第２導電層
よりも幅が狭い第２のコンタクトホールと、上記
第３絶縁層上および上記第２コンタクトホール内
に埋込み形成され、上記第２導電体層より幅が狭
い第３の導電体層とを具備するコンタクト部を有
することを特徴としている。
このような構成によれば、第１導電体層と第２
導電体層は、第１導電体層の上面と側面とによつ
て接触するので大きな接触面積が得られ、コンタ
クト抵抗を小さくできる。また、第１導電体層よ
り幅が広い第２導電体層を介在させて上層の第３
導電体層と下層の第１導電体層とを電気的に接続
するので、第１導電体層には幅広部は不要であ
り、上記第２導電体層は上記第１導電体層とオー
バーラツプしても良いので、第１導電体層間の距
離は、製造プロセス上可能な最少の値にできる。
しかも、第２コンタクトホールは充分大きく設定
できるので、第２導電体層と第３導電体層とのコ
ンタクト抵抗も低くできる。
導電体層は、第１導電体層の上面と側面とによつ
て接触するので大きな接触面積が得られ、コンタ
クト抵抗を小さくできる。また、第１導電体層よ
り幅が広い第２導電体層を介在させて上層の第３
導電体層と下層の第１導電体層とを電気的に接続
するので、第１導電体層には幅広部は不要であ
り、上記第２導電体層は上記第１導電体層とオー
バーラツプしても良いので、第１導電体層間の距
離は、製造プロセス上可能な最少の値にできる。
しかも、第２コンタクトホールは充分大きく設定
できるので、第２導電体層と第３導電体層とのコ
ンタクト抵抗も低くできる。
（実施例）
以下、この発明の一実施例について図面を参照
して説明する。第１図ａ，ｂは半導体装置におけ
る下層の信号線とこの信号線の配線抵抗を低減す
るための上層の導電体層とのコンタクト部を抽出
して示すもので、ａ図はパターン平面図、ｂ図は
上記ａ図のＹ−Y′線に沿つた断面構成図である。
第１図において、１７は半導体基板、１８は酸化
膜（第１の絶縁層）、１９1，１９2は例えばセル
スイツチング用MOS FETから延設した信号線
（第１の導電体層）、２０はCVD−SiO2膜（第２
の絶縁層）、２１1，２１2は上記SiO2膜２０に形
成され上記信号線１９1，１９2よりも幅が広い第
１のコンタクトホール、２２，２２は半導体基板
１７と逆導電型でこの基板１７と多結晶シリコン
層２３1，２３2とのシヨートを防止するための拡
散層、２４はCVD−SiO2膜（第３の絶縁層）、２
５1，２５2は上記SiO2膜２４に形成され上記信号
線１９1，１９2よりも幅が広く、且つ多結晶シリ
コン層２３1，２３2よりも幅が狭い第２のコンタ
クトホール、２６1，２６2は上記信号線１９1，
１９2の配線抵抗を低減するためのアルミニウム
配線である。
して説明する。第１図ａ，ｂは半導体装置におけ
る下層の信号線とこの信号線の配線抵抗を低減す
るための上層の導電体層とのコンタクト部を抽出
して示すもので、ａ図はパターン平面図、ｂ図は
上記ａ図のＹ−Y′線に沿つた断面構成図である。
第１図において、１７は半導体基板、１８は酸化
膜（第１の絶縁層）、１９1，１９2は例えばセル
スイツチング用MOS FETから延設した信号線
（第１の導電体層）、２０はCVD−SiO2膜（第２
の絶縁層）、２１1，２１2は上記SiO2膜２０に形
成され上記信号線１９1，１９2よりも幅が広い第
１のコンタクトホール、２２，２２は半導体基板
１７と逆導電型でこの基板１７と多結晶シリコン
層２３1，２３2とのシヨートを防止するための拡
散層、２４はCVD−SiO2膜（第３の絶縁層）、２
５1，２５2は上記SiO2膜２４に形成され上記信号
線１９1，１９2よりも幅が広く、且つ多結晶シリ
コン層２３1，２３2よりも幅が狭い第２のコンタ
クトホール、２６1，２６2は上記信号線１９1，
１９2の配線抵抗を低減するためのアルミニウム
配線である。
上記アルミニウム配線２６1，２６2はそれぞれ
上記信号線１９1，１９2に沿つて上層に形成され
ており、上記コンタクトホール２１1，２５1およ
び２１2，２５2を介して電気的に接続されてい
る。このような信号線１９1，１９2とアルミニウ
ム配線２６1，２６2とのコンタクト部は、同一の
信号線上で複数個設けられ、これによつて抵抗値
の高い信号線１９1（および１９2）と低抵抗のア
ルミニウム配線２６1（および２６2）とが並列接
続されて配線抵抗が低減される。
上記信号線１９1，１９2に沿つて上層に形成され
ており、上記コンタクトホール２１1，２５1およ
び２１2，２５2を介して電気的に接続されてい
る。このような信号線１９1，１９2とアルミニウ
ム配線２６1，２６2とのコンタクト部は、同一の
信号線上で複数個設けられ、これによつて抵抗値
の高い信号線１９1（および１９2）と低抵抗のア
ルミニウム配線２６1（および２６2）とが並列接
続されて配線抵抗が低減される。
第２図ａ〜ｅは、上記第１図に示したコンタク
ト部の製造工程を順次示している。まずａ図に示
すように、半導体基板１７の主表面上に厚さ150
Å程度の酸化膜（ゲート酸化膜）１８を形成す
る。続いて、上記酸化膜１８上の全面にリンを導
入した多結晶シリコン層１９（厚さ4000Å程度）
を形成し、パターニングを行なつてセルスイツチ
ング用MOS FETのゲート電極（図示せず）お
よびこのゲート電極から延設された信号線１９1，
１９2を形成する（ｂ図）。これらの信号線１９1，
１９2の幅Ｗは例えば1μmとする。次に、上記信
号線１９1，１９2上および上記酸化膜１８上に、
厚さ3000〜4000ÅのCVD−SiO2膜２０を堆積形
成し、このSiO2膜２０におけるコンタクトを取
る信号線１９1上に第１のコンタクトホール２１1
を開孔するとｃ図に示すようになる。このコンタ
クトホール２１1の幅Ｄは上記信号線１９1の幅Ｗ
よりも大きく、且つ酸化膜１８に達しない深さと
する。
ト部の製造工程を順次示している。まずａ図に示
すように、半導体基板１７の主表面上に厚さ150
Å程度の酸化膜（ゲート酸化膜）１８を形成す
る。続いて、上記酸化膜１８上の全面にリンを導
入した多結晶シリコン層１９（厚さ4000Å程度）
を形成し、パターニングを行なつてセルスイツチ
ング用MOS FETのゲート電極（図示せず）お
よびこのゲート電極から延設された信号線１９1，
１９2を形成する（ｂ図）。これらの信号線１９1，
１９2の幅Ｗは例えば1μmとする。次に、上記信
号線１９1，１９2上および上記酸化膜１８上に、
厚さ3000〜4000ÅのCVD−SiO2膜２０を堆積形
成し、このSiO2膜２０におけるコンタクトを取
る信号線１９1上に第１のコンタクトホール２１1
を開孔するとｃ図に示すようになる。このコンタ
クトホール２１1の幅Ｄは上記信号線１９1の幅Ｗ
よりも大きく、且つ酸化膜１８に達しない深さと
する。
次に、上記コンタクトホール２１1を形成した
SiO2膜２０および信号線１９1をマスクとして半
導体基板１７の表面領域にリンをイオン注入し、
Ｎ型の拡散層２２，２２を形成する。その後、リ
ンを不純物として導入した多結晶シリコン層２３
を全面に形成して上記コンタクトホール２１1内
に埋込むことにより、この多結晶シリコン層２３
と信号線１９1とを電気的に接続する。続いて、
上記多結晶シリコン層２３を上記コンタクトホー
ル２１1より幅広くなるようにパターニングし、
多結晶シリコンパターン２３1を形成するとｄ図
に示すようになる。
SiO2膜２０および信号線１９1をマスクとして半
導体基板１７の表面領域にリンをイオン注入し、
Ｎ型の拡散層２２，２２を形成する。その後、リ
ンを不純物として導入した多結晶シリコン層２３
を全面に形成して上記コンタクトホール２１1内
に埋込むことにより、この多結晶シリコン層２３
と信号線１９1とを電気的に接続する。続いて、
上記多結晶シリコン層２３を上記コンタクトホー
ル２１1より幅広くなるようにパターニングし、
多結晶シリコンパターン２３1を形成するとｄ図
に示すようになる。
次に、上記多結晶シリコンパターン２３1上お
よび上記CVD−SiO2膜２０上の全面に、厚さ
3000〜4000ÅのCVD−SiO2膜２４を堆積形成し、
このSiO2膜２４上に上記信号線１９1の幅Ｗより
も幅が広く、且つ上記多結晶シリコンパターン２
３1よりも幅が狭い第２のコンタクトホール２５1
を形成する。その後、上記SiO2膜２４上および
上記コンタクトホール２５1内にアルミニウム層
２６をスパツタ形成し、このアルミニウム層２６
と上記多結晶シリコンパターン２３1とを電気的
に接続する。そして、上記アルミニウム層２６を
パターニングしてアルミニウム配線２６1を形成
すると前記第１図に示したようなコンタクト部の
構成となる。
よび上記CVD−SiO2膜２０上の全面に、厚さ
3000〜4000ÅのCVD−SiO2膜２４を堆積形成し、
このSiO2膜２４上に上記信号線１９1の幅Ｗより
も幅が広く、且つ上記多結晶シリコンパターン２
３1よりも幅が狭い第２のコンタクトホール２５1
を形成する。その後、上記SiO2膜２４上および
上記コンタクトホール２５1内にアルミニウム層
２６をスパツタ形成し、このアルミニウム層２６
と上記多結晶シリコンパターン２３1とを電気的
に接続する。そして、上記アルミニウム層２６を
パターニングしてアルミニウム配線２６1を形成
すると前記第１図に示したようなコンタクト部の
構成となる。
このような構成によれば、信号線１９1と多結
晶シリコン層（多結晶シリコンパターン）２３1
および信号線１９2と多結晶シリコン層２３2とは
それぞれ、信号線１９1，１９2の上面と側面とに
よつて接触するので、前記第３図に示した構成よ
りも小さなコンタクトホール２１1，２１2で大き
な接触面積が得られ、コンタクト抵抗を小さくで
きる。また、CVD−SiO2膜２０とCVD−SiO2膜
２４との間に介在させた多結晶シリコン層２３1，
２３2で上層のアルミニウム配線２６1，２６2と
下層の信号線１９1，１９2とを電気的に接続する
ので、信号線１９1，１９2には幅広部は不要であ
る。しかも、上記多結晶シリコン層２３1，２３2
は上記信号線１９1，１９2とオーバーラツプして
も良いので、信号線１９1，１９2との間の距離は
製造プロセス上可能な最少の値にできる。更に、
第２のコンタクトホール２５1，２５2は充分大き
く設定できるので、多結晶シリコン層２３1，２
３2とアルミニウム配線２６1，２６2とのコンタ
クト抵抗も低くできる。
晶シリコン層（多結晶シリコンパターン）２３1
および信号線１９2と多結晶シリコン層２３2とは
それぞれ、信号線１９1，１９2の上面と側面とに
よつて接触するので、前記第３図に示した構成よ
りも小さなコンタクトホール２１1，２１2で大き
な接触面積が得られ、コンタクト抵抗を小さくで
きる。また、CVD−SiO2膜２０とCVD−SiO2膜
２４との間に介在させた多結晶シリコン層２３1，
２３2で上層のアルミニウム配線２６1，２６2と
下層の信号線１９1，１９2とを電気的に接続する
ので、信号線１９1，１９2には幅広部は不要であ
る。しかも、上記多結晶シリコン層２３1，２３2
は上記信号線１９1，１９2とオーバーラツプして
も良いので、信号線１９1，１９2との間の距離は
製造プロセス上可能な最少の値にできる。更に、
第２のコンタクトホール２５1，２５2は充分大き
く設定できるので、多結晶シリコン層２３1，２
３2とアルミニウム配線２６1，２６2とのコンタ
クト抵抗も低くできる。
なお、上記実施例では、コンタクトホール２１
１，２１2の形成時に、このコンタクトホール２１
１，２１2が半導体基板１７まで達し、多結晶シリ
コン層２３1，２３2と半導体基板１７とがシヨー
トするのを防止するための拡散層２２，２２をコ
ンタクトホール２１1，２１2を開孔してから形成
したが、CVD−SiO2膜２０の形成前に形成して
も良い。また、酸化膜１８をゲート酸化膜とした
が厚さ4000Å程度のフイールド酸化膜でも良く、
信号線１９1，１９2および多結晶シリコン層２３
１，２３2にはそれぞれリンを導入したが、ヒ素を
用いても同様な効果が得られるのは勿論である。
更に、信号線１９1，１９2として多結晶シリコン
層を用いたがシリサイドを用いても良く、同様に
上記信号線１９1，１９2とアルミニウム配線２６
１，２６2との間に多結晶シリコン層２３1，２３2
を介在させたが、シリサイド層を用いても良い。
１，２１2の形成時に、このコンタクトホール２１
１，２１2が半導体基板１７まで達し、多結晶シリ
コン層２３1，２３2と半導体基板１７とがシヨー
トするのを防止するための拡散層２２，２２をコ
ンタクトホール２１1，２１2を開孔してから形成
したが、CVD−SiO2膜２０の形成前に形成して
も良い。また、酸化膜１８をゲート酸化膜とした
が厚さ4000Å程度のフイールド酸化膜でも良く、
信号線１９1，１９2および多結晶シリコン層２３
１，２３2にはそれぞれリンを導入したが、ヒ素を
用いても同様な効果が得られるのは勿論である。
更に、信号線１９1，１９2として多結晶シリコン
層を用いたがシリサイドを用いても良く、同様に
上記信号線１９1，１９2とアルミニウム配線２６
１，２６2との間に多結晶シリコン層２３1，２３2
を介在させたが、シリサイド層を用いても良い。
［発明の効果］
以上説明したようにこの発明によれば、信号線
に幅広部を形成することなく充分なコンタクトが
得られ、信号線間の距離を短縮して高集積化が図
れる半導体装置を提供できる。
に幅広部を形成することなく充分なコンタクトが
得られ、信号線間の距離を短縮して高集積化が図
れる半導体装置を提供できる。
第１図はこの発明の一実施例に係わる半導体装
置について説明するための図、第２図は上記第１
図の半導体装置の製造工程について説明するため
の図、第３図は従来の半導体装置について説明す
るための図である。 １７……半導体基板、１８……酸化膜（第１の
絶縁層）、１９1，１９2……信号線（第１の導電
体層）、２０……CVD−SiO2膜（第２の絶縁層）、
２１1，２１2……第１のコンタクトホール、２
２，２２……拡散層、２３1，２３2……多結晶シ
リコン層（第２の導電体層）、２４……CVD−
SiO2膜（第３の絶縁層）、２５1，２５2……第２
のコンタクトホール、２６1，２６2……アルミニ
ウム配線（第３の導電体層）。
置について説明するための図、第２図は上記第１
図の半導体装置の製造工程について説明するため
の図、第３図は従来の半導体装置について説明す
るための図である。 １７……半導体基板、１８……酸化膜（第１の
絶縁層）、１９1，１９2……信号線（第１の導電
体層）、２０……CVD−SiO2膜（第２の絶縁層）、
２１1，２１2……第１のコンタクトホール、２
２，２２……拡散層、２３1，２３2……多結晶シ
リコン層（第２の導電体層）、２４……CVD−
SiO2膜（第３の絶縁層）、２５1，２５2……第２
のコンタクトホール、２６1，２６2……アルミニ
ウム配線（第３の導電体層）。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に形成される第１の絶縁層と、
この絶縁層上に形成される第１の導電体層と、こ
の導電体層上および上記第１絶縁層上に形成され
る第２の絶縁層と、この第２絶縁層における上記
第１導電体層上に形成され、この第１導電体層よ
りも幅が広く且つ上記第１の絶縁層に達しない深
さの第１のコンタクトホールと、上記第２絶縁層
上および上記第１コンタクトホール内に埋込み形
成され、第１コンタクトホールよりも幅が広く、
上記第１導電体層の上面と側面の一部とに接触す
る第２の導電体層と、この第２導電体層上および
上記第２絶縁層上に形成される第３の絶縁層と、
この第３絶縁層における上記第２導電体層上に形
成され、上記第１導電体層よりも幅が広く且つ上
記第２導電層よりも幅が狭い第２のコンタクトホ
ールと、上記第３絶縁層上および上記第２コンタ
クトホール内に埋込み形成され、上記第２導電体
層より幅が狭い第３の導電体層とを具備するコン
タクト部を有することを特徴とする半導体装置。 ２ 前記第１の導電体層は、MOS FETのゲー
ト電極から延設されたものであることを特徴とす
る特許請求の範囲第１項記載の半導体装置。 ３ 前記第１のコンタクトホール下の半導体基板
表面に、この半導体基板と逆導電型で、半導体基
板と前記第１導電体層とのシヨートを防止するた
めの拡散層を更に具備して成ることを特徴とする
特許請求の範囲第１項記載の半導体装置。 ４ 前記第１、第２の導電体層はそれぞれ、不純
物を導入した多結晶シリコンから成ることを特徴
とする特許請求の範囲第１項記載の半導体装置。 ５ 前記第１、第２の導電体層に導入する不純物
はそれぞれ、リンまたはヒ素であることを特徴と
する特許請求の範囲第４項記載の半導体装置。 ６ 前記第１、第２の導電体層はそれぞれ、シリ
サイドから成ることを特徴とする特許請求の範囲
第１項記載の半導体装置。 ７ 前記第３の導電体層は、アルミニウムから成
ることを特徴とする特許請求の範囲第１項記載の
半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62206813A JPS6450443A (en) | 1987-08-20 | 1987-08-20 | Semiconductor device |
| US07/223,971 US4916521A (en) | 1987-08-20 | 1988-07-25 | Contact portion of semiconductor integrated circuit device |
| KR1019880010608A KR910006973B1 (ko) | 1987-08-20 | 1988-08-20 | 반도체집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62206813A JPS6450443A (en) | 1987-08-20 | 1987-08-20 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6450443A JPS6450443A (en) | 1989-02-27 |
| JPH0546984B2 true JPH0546984B2 (ja) | 1993-07-15 |
Family
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Family Applications (1)
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| JP62206813A Granted JPS6450443A (en) | 1987-08-20 | 1987-08-20 | Semiconductor device |
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-
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-
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