JPH09167796A - 強誘電体記憶装置 - Google Patents
強誘電体記憶装置Info
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- JPH09167796A JPH09167796A JP7347814A JP34781495A JPH09167796A JP H09167796 A JPH09167796 A JP H09167796A JP 7347814 A JP7347814 A JP 7347814A JP 34781495 A JP34781495 A JP 34781495A JP H09167796 A JPH09167796 A JP H09167796A
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Abstract
(57)【要約】
【課題】 ビット線の幅方向及びワード線の幅方向の何
れにおけるメモリセルの寸法も縮小して、高集積度の強
誘電体記憶装置を提供する。 【解決手段】 強誘電体キャパシタ１１の上部電極３２
とアクセストランジスタ１２の拡散層２４とがビット線
１４とは異なる層の配線４１で電気的に接続されてい
る。このため、これらのビット線１４と配線４１とを立
体的に配置することができて、ビット線１４と配線４１
とを平面的に見て重畳させることができるので、ビット
線１４の幅方向及びワード線１５の幅方向の何れにおけ
るメモリセルの寸法も縮小することができる。
れにおけるメモリセルの寸法も縮小して、高集積度の強
誘電体記憶装置を提供する。 【解決手段】 強誘電体キャパシタ１１の上部電極３２
とアクセストランジスタ１２の拡散層２４とがビット線
１４とは異なる層の配線４１で電気的に接続されてい
る。このため、これらのビット線１４と配線４１とを立
体的に配置することができて、ビット線１４と配線４１
とを平面的に見て重畳させることができるので、ビット
線１４の幅方向及びワード線１５の幅方向の何れにおけ
るメモリセルの寸法も縮小することができる。
Description
【０００１】
【発明の属する技術分野】本願の発明は、強誘電体キャ
パシタとアクセストランジスタとでメモリセルが構成さ
れている強誘電体記憶装置に関するものである。
パシタとアクセストランジスタとでメモリセルが構成さ
れている強誘電体記憶装置に関するものである。
【０００２】
【従来の技術】図６は、１トランジスタ１キャパシタ型
セルの強誘電体記憶装置におけるメモリセルの等価回路
を示している。このメモリセルでは、強誘電体キャパシ
タ１１の一方の電極とアクセストランジスタ１２の一方
の拡散層とが電気的に接続されており、強誘電体キャパ
シタ１１の他方の電極がプレート電極１３になってい
る。また、アクセストランジスタ１２の他方の拡散層に
ビット線１４が接続されており、ワード線１５がアクセ
ストランジスタ１２のゲート電極になっている。
セルの強誘電体記憶装置におけるメモリセルの等価回路
を示している。このメモリセルでは、強誘電体キャパシ
タ１１の一方の電極とアクセストランジスタ１２の一方
の拡散層とが電気的に接続されており、強誘電体キャパ
シタ１１の他方の電極がプレート電極１３になってい
る。また、アクセストランジスタ１２の他方の拡散層に
ビット線１４が接続されており、ワード線１５がアクセ
ストランジスタ１２のゲート電極になっている。
【０００３】図７が、強誘電体記憶装置の一従来例を示
している。この一従来例では、半導体基板２１の表面に
素子分離用酸化膜２２とゲート酸化膜２３とが形成され
ており、ゲート酸化膜２３及び素子分離用酸化膜２２上
にワード線１５が形成されている。ワード線１５の両側
の素子活性領域にアクセストランジスタ１２の拡散層２
４、２５が形成されており、ワード線１５等は層間絶縁
膜２６に覆われている。
している。この一従来例では、半導体基板２１の表面に
素子分離用酸化膜２２とゲート酸化膜２３とが形成され
ており、ゲート酸化膜２３及び素子分離用酸化膜２２上
にワード線１５が形成されている。ワード線１５の両側
の素子活性領域にアクセストランジスタ１２の拡散層２
４、２５が形成されており、ワード線１５等は層間絶縁
膜２６に覆われている。
【０００４】素子分離用酸化膜２２上で且つ層間絶縁膜
２６上にプレート電極１３としての下部電極２７がワー
ド線１５に沿って形成されており、下部電極２７上に強
誘電体膜３１及び上部電極３２が順次に形成されて強誘
電体キャパシタ１１が構成されている。
２６上にプレート電極１３としての下部電極２７がワー
ド線１５に沿って形成されており、下部電極２７上に強
誘電体膜３１及び上部電極３２が順次に形成されて強誘
電体キャパシタ１１が構成されている。
【０００５】強誘電体キャパシタ１１等は層間絶縁膜３
３に覆われており、上部電極３２及び拡散層２４、２５
に達する接続孔３４〜３６が層間絶縁膜３３、２６に設
けられている。ビット線１４は素子分離用酸化膜２２上
で且つ層間絶縁膜３３上を延在しており、このビット線
１４の分枝部１４ａが接続孔３６を介して拡散層２５に
接続されている。上部電極３２と拡散層２４とは接続孔
３４、３５を介してビット線１４と同一層の配線３７で
接続されている。
３に覆われており、上部電極３２及び拡散層２４、２５
に達する接続孔３４〜３６が層間絶縁膜３３、２６に設
けられている。ビット線１４は素子分離用酸化膜２２上
で且つ層間絶縁膜３３上を延在しており、このビット線
１４の分枝部１４ａが接続孔３６を介して拡散層２５に
接続されている。上部電極３２と拡散層２４とは接続孔
３４、３５を介してビット線１４と同一層の配線３７で
接続されている。
【０００６】
【発明が解決しようとする課題】ところが、上述の一従
来例では、ビット線１４と配線３７とが同一層であるの
で、図７（ｂ）からも明らかな様に、平面的に見てビッ
ト線１４と配線３７とがメモリセル内で並んでいて、ビ
ット線１４の幅方向におけるメモリセルの寸法を配線の
最小ピッチの２倍よりも縮小することができなかった。
来例では、ビット線１４と配線３７とが同一層であるの
で、図７（ｂ）からも明らかな様に、平面的に見てビッ
ト線１４と配線３７とがメモリセル内で並んでいて、ビ
ット線１４の幅方向におけるメモリセルの寸法を配線の
最小ピッチの２倍よりも縮小することができなかった。
【０００７】一方、図８に示す様に、接続孔３５、３６
をワード線１５に対して自己整合的に形成し、接続孔３
５、３６とワード線１５との間の合わせ余裕を不要にし
て、ワード線１５の幅方向におけるメモリセルの寸法を
縮小する技術がある。
をワード線１５に対して自己整合的に形成し、接続孔３
５、３６とワード線１５との間の合わせ余裕を不要にし
て、ワード線１５の幅方向におけるメモリセルの寸法を
縮小する技術がある。
【０００８】しかし、上述の一従来例の様にビット線１
４と配線３７とが同一層であると、図８に示す様に、接
続孔３６の両側の配線３７同士の間に、少なくとも分枝
部１４ａの幅ｗ1 と最小加工線幅ｗ2 の２倍との和の間
隔を確保する必要がある。このため、接続孔３５、３６
をワード線１５に対して自己整合的に形成したとして
も、ワード線１５の幅方向におけるメモリセルの寸法を
十分には縮小することができなった。
４と配線３７とが同一層であると、図８に示す様に、接
続孔３６の両側の配線３７同士の間に、少なくとも分枝
部１４ａの幅ｗ1 と最小加工線幅ｗ2 の２倍との和の間
隔を確保する必要がある。このため、接続孔３５、３６
をワード線１５に対して自己整合的に形成したとして
も、ワード線１５の幅方向におけるメモリセルの寸法を
十分には縮小することができなった。
【０００９】
【課題を解決するための手段】請求項１の強誘電体記憶
装置は、強誘電体膜をキャパシタ誘電体膜とする強誘電
体キャパシタとアクセストランジスタとでメモリセルが
構成されている強誘電体記憶装置において、前記強誘電
体キャパシタの一方の電極と前記アクセストランジスタ
の一方の拡散層とがビット線とは異なる層の配線で電気
的に接続されていることを特徴としている。
装置は、強誘電体膜をキャパシタ誘電体膜とする強誘電
体キャパシタとアクセストランジスタとでメモリセルが
構成されている強誘電体記憶装置において、前記強誘電
体キャパシタの一方の電極と前記アクセストランジスタ
の一方の拡散層とがビット線とは異なる層の配線で電気
的に接続されていることを特徴としている。
【００１０】請求項２の強誘電体記憶装置は、前記一方
の電極が前記拡散層上まで延在されて前記配線になって
いることを特徴としている。
の電極が前記拡散層上まで延在されて前記配線になって
いることを特徴としている。
【００１１】請求項１の強誘電体記憶装置では、強誘電
体キャパシタの一方の電極とアクセストランジスタの一
方の拡散層とがビット線とは異なる層の配線で電気的に
接続されているので、これらのビット線と配線とを立体
的に配置することができて、ビット線と配線とを平面的
に見て重畳させることができる。
体キャパシタの一方の電極とアクセストランジスタの一
方の拡散層とがビット線とは異なる層の配線で電気的に
接続されているので、これらのビット線と配線とを立体
的に配置することができて、ビット線と配線とを平面的
に見て重畳させることができる。
【００１２】請求項２の強誘電体記憶装置では、強誘電
体キャパシタの一方の電極自体が拡散層上まで延在され
て配線になっているので、強誘電体キャパシタの一方の
電極のパターンを変更するだけでよく、新たに配線を形
成する必要がない。
体キャパシタの一方の電極自体が拡散層上まで延在され
て配線になっているので、強誘電体キャパシタの一方の
電極のパターンを変更するだけでよく、新たに配線を形
成する必要がない。
【００１３】
【発明の実施の形態】以下、１トランジスタ１キャパシ
タ型セルの強誘電体記憶装置に適用した本願の発明の第
１〜第４具体例を、図１〜６を参照しながら説明する。
第１〜第４具体例の強誘電体記憶装置においても、メモ
リセルの等価回路は既に説明した図６の通りである。
タ型セルの強誘電体記憶装置に適用した本願の発明の第
１〜第４具体例を、図１〜６を参照しながら説明する。
第１〜第４具体例の強誘電体記憶装置においても、メモ
リセルの等価回路は既に説明した図６の通りである。
【００１４】図１が、第１具体例を示している。この第
１具体例では、半導体基板２１の表面に素子分離用酸化
膜２２とゲート酸化膜２３とが形成されており、ゲート
酸化膜２３及び素子分離用酸化膜２２上にワード線１５
が形成されている。ワード線１５の両側の素子活性領域
にアクセストランジスタ１２の拡散層２４、２５が形成
されており、ワード線１５等は層間絶縁膜２６に覆われ
ている。
１具体例では、半導体基板２１の表面に素子分離用酸化
膜２２とゲート酸化膜２３とが形成されており、ゲート
酸化膜２３及び素子分離用酸化膜２２上にワード線１５
が形成されている。ワード線１５の両側の素子活性領域
にアクセストランジスタ１２の拡散層２４、２５が形成
されており、ワード線１５等は層間絶縁膜２６に覆われ
ている。
【００１５】素子分離用酸化膜２２上で且つ層間絶縁膜
２６上にプレート電極１３としての下部電極２７がワー
ド線１５に沿って形成されており、下部電極２７上に強
誘電体膜３１及び上部電極３２が順次に形成されて、強
誘電体キャパシタ１１が構成されている。
２６上にプレート電極１３としての下部電極２７がワー
ド線１５に沿って形成されており、下部電極２７上に強
誘電体膜３１及び上部電極３２が順次に形成されて、強
誘電体キャパシタ１１が構成されている。
【００１６】強誘電体キャパシタ１１等は層間絶縁膜３
３に覆われており、上部電極３２及び拡散層２４に達す
る接続孔３４、３５が層間絶縁膜３３、２６に設けられ
ている。上部電極３２と拡散層２４とは接続孔３４、３
５を介して配線４１で接続されており、配線４１等は層
間絶縁膜４２に覆われている。
３に覆われており、上部電極３２及び拡散層２４に達す
る接続孔３４、３５が層間絶縁膜３３、２６に設けられ
ている。上部電極３２と拡散層２４とは接続孔３４、３
５を介して配線４１で接続されており、配線４１等は層
間絶縁膜４２に覆われている。
【００１７】配線４１の材料としては、多結晶Ｓｉ、多
結晶Ｓｉ上にＷＳｉを積層させたタングステンポリサイ
ド、Ｗ、Ａｌ等のうちの何れかを用いる。層間絶縁膜４
２、３３、２６には拡散層２５に達する接続孔３６が設
けられている。ビット線１４は配線４１上で且つ層間絶
縁膜４２上を延在しており、このビット線１４は接続孔
３６を介して拡散層２５に接続されている。
結晶Ｓｉ上にＷＳｉを積層させたタングステンポリサイ
ド、Ｗ、Ａｌ等のうちの何れかを用いる。層間絶縁膜４
２、３３、２６には拡散層２５に達する接続孔３６が設
けられている。ビット線１４は配線４１上で且つ層間絶
縁膜４２上を延在しており、このビット線１４は接続孔
３６を介して拡散層２５に接続されている。
【００１８】図２が、第２具体例を示している。この第
２具体例では、拡散層２４に達する接続孔３５が層間絶
縁膜２６に設けられており、下部電極２７の形成領域と
接続孔３５上との間に配線４１が設けられている。配線
４１等は層間絶縁膜４３に覆われており、下部電極２７
の形成領域の層間絶縁膜４３に接続孔３４が設けられて
いる。
２具体例では、拡散層２４に達する接続孔３５が層間絶
縁膜２６に設けられており、下部電極２７の形成領域と
接続孔３５上との間に配線４１が設けられている。配線
４１等は層間絶縁膜４３に覆われており、下部電極２７
の形成領域の層間絶縁膜４３に接続孔３４が設けられて
いる。
【００１９】接続孔３４はプラグ４４で埋められてお
り、プラグ４４に接続している下部電極２７が形成され
ている。なお、下部電極２７の側周面には側壁絶縁膜４
５が設けられている。強誘電体膜３１とプレート電極１
３としての上部電極３２とが下部電極２７上に同じパタ
ーンで形成されて、強誘電体キャパシタ１１が構成され
ている。
り、プラグ４４に接続している下部電極２７が形成され
ている。なお、下部電極２７の側周面には側壁絶縁膜４
５が設けられている。強誘電体膜３１とプレート電極１
３としての上部電極３２とが下部電極２７上に同じパタ
ーンで形成されて、強誘電体キャパシタ１１が構成され
ている。
【００２０】強誘電体キャパシタ１１等を覆う層間絶縁
膜３３と層間絶縁膜４３、２６とに、拡散層２５に達す
る接続孔３６が設けられており、この接続孔３６を介し
てビット線１４が拡散層２５に接続されている。以上の
点を除いて、この第２具体例も、図１に示した第１具体
例と実質的に同様の構成を有している。
膜３３と層間絶縁膜４３、２６とに、拡散層２５に達す
る接続孔３６が設けられており、この接続孔３６を介し
てビット線１４が拡散層２５に接続されている。以上の
点を除いて、この第２具体例も、図１に示した第１具体
例と実質的に同様の構成を有している。
【００２１】図３が、第３具体例を示している。この第
３具体例では、プレート電極１３としての下部電極２７
と強誘電体膜３１とが層間絶縁膜２６上で同じパターン
で形成されており、下部電極２７及び強誘電体膜３１の
側面に側壁絶縁膜４６が設けられている。
３具体例では、プレート電極１３としての下部電極２７
と強誘電体膜３１とが層間絶縁膜２６上で同じパターン
で形成されており、下部電極２７及び強誘電体膜３１の
側面に側壁絶縁膜４６が設けられている。
【００２２】拡散層２４に達する接続孔３５が層間絶縁
膜２６に設けられており、上部電極３２が拡散層２４上
まで延在されて接続孔３５を介して拡散層２４に接続さ
れている。以上の点を除いて、この第３具体例も、図２
に示した第２具体例と実質的に同様の構成を有してい
る。
膜２６に設けられており、上部電極３２が拡散層２４上
まで延在されて接続孔３５を介して拡散層２４に接続さ
れている。以上の点を除いて、この第３具体例も、図２
に示した第２具体例と実質的に同様の構成を有してい
る。
【００２３】図４が、第４具体例を示している。この第
４具体例では、下部電極２７が拡散層２４上まで延在さ
れて接続孔３５を介して拡散層２４に接続されており、
プレート電極１３としての上部電極３２と強誘電体膜３
１とが同じパターンで形成されていることを除いて、図
３に示した第３具体例と実質的に同様の構成を有してい
る。
４具体例では、下部電極２７が拡散層２４上まで延在さ
れて接続孔３５を介して拡散層２４に接続されており、
プレート電極１３としての上部電極３２と強誘電体膜３
１とが同じパターンで形成されていることを除いて、図
３に示した第３具体例と実質的に同様の構成を有してい
る。
【００２４】以上の様に、第１及び第２具体例の配線４
１、第３具体例の上部電極３２並びに第４具体例の下部
電極２７の何れもが、平面的に見てビット線１４と重畳
している。このため、ビット線１４の幅方向におけるメ
モリセルの寸法を配線の最小ピッチの２倍よりも縮小す
ることができる。
１、第３具体例の上部電極３２並びに第４具体例の下部
電極２７の何れもが、平面的に見てビット線１４と重畳
している。このため、ビット線１４の幅方向におけるメ
モリセルの寸法を配線の最小ピッチの２倍よりも縮小す
ることができる。
【００２５】そして、もし、ビット線１４の幅方向にお
けるメモリセルの寸法が強誘電体キャパシタ１１の寸法
で制約されなければ、ビット線１４の幅方向におけるメ
モリセルの寸法を配線の最小ピッチまで縮小することが
できる。
けるメモリセルの寸法が強誘電体キャパシタ１１の寸法
で制約されなければ、ビット線１４の幅方向におけるメ
モリセルの寸法を配線の最小ピッチまで縮小することが
できる。
【００２６】また、第１及び第２具体例の配線４１、第
３具体例の上部電極３２並びに第４具体例の下部電極２
７の何れもが、平面的に見てビット線１４と重畳してい
るので、接続孔３５を介して拡散層２４に接続している
配線４１等と接続孔３６を介して拡散層２５に接続して
いるビット線１４との間には、絶縁耐圧を低下させない
程度の間隔を確保するだけでよい。
３具体例の上部電極３２並びに第４具体例の下部電極２
７の何れもが、平面的に見てビット線１４と重畳してい
るので、接続孔３５を介して拡散層２４に接続している
配線４１等と接続孔３６を介して拡散層２５に接続して
いるビット線１４との間には、絶縁耐圧を低下させない
程度の間隔を確保するだけでよい。
【００２７】このため、図５に示す様に接続孔３５、３
６をワード線１５に対して自己整合的に形成した場合
も、図８に示した一従来例に比べて接続孔３６の両側の
配線４１等同士の間隔を縮小することができて、ワード
線１５の幅方向におけるメモリセルの寸法も十分に縮小
することができる。
６をワード線１５に対して自己整合的に形成した場合
も、図８に示した一従来例に比べて接続孔３６の両側の
配線４１等同士の間隔を縮小することができて、ワード
線１５の幅方向におけるメモリセルの寸法も十分に縮小
することができる。
【００２８】なお、以上の第１〜第４具体例は、１トラ
ンジスタ１キャパシタ型セルの強誘電体記憶装置に本願
の発明を適用したものであるが、「１」「０」のデータ
を相補的に蓄積する２トランジスタ２キャパシタ型セル
でも、図６に示した等価回路が相補的に構成されている
だけであるので、２トランジスタ２キャパシタ型セルの
強誘電体記憶装置にも本願の発明を当然に適用すること
ができる。
ンジスタ１キャパシタ型セルの強誘電体記憶装置に本願
の発明を適用したものであるが、「１」「０」のデータ
を相補的に蓄積する２トランジスタ２キャパシタ型セル
でも、図６に示した等価回路が相補的に構成されている
だけであるので、２トランジスタ２キャパシタ型セルの
強誘電体記憶装置にも本願の発明を当然に適用すること
ができる。
【００２９】
【発明の効果】請求項１の強誘電体記憶装置では、強誘
電体キャパシタの一方の電極とアクセストランジスタの
一方の拡散層と接続している配線とビット線とを平面的
に見て重畳させることができるので、ビット線の幅方向
及びワード線の幅方向の何れにおけるメモリセルの寸法
も縮小することができて、高い集積度を得ることができ
る。
電体キャパシタの一方の電極とアクセストランジスタの
一方の拡散層と接続している配線とビット線とを平面的
に見て重畳させることができるので、ビット線の幅方向
及びワード線の幅方向の何れにおけるメモリセルの寸法
も縮小することができて、高い集積度を得ることができ
る。
【００３０】請求項２の強誘電体記憶装置では、強誘電
体キャパシタの一方の電極のパターンを変更するだけで
よく、新たに配線を形成する必要がないので、製造コス
トを増大させることなく高い集積度を得ることができ
る。
体キャパシタの一方の電極のパターンを変更するだけで
よく、新たに配線を形成する必要がないので、製造コス
トを増大させることなく高い集積度を得ることができ
る。
【図１】本願の発明の第１具体例を示しており、（ａ）
は（ｂ）のＡ−Ａ線に沿う位置における側断面図、
（ｂ）は平面図である。
は（ｂ）のＡ−Ａ線に沿う位置における側断面図、
（ｂ）は平面図である。
【図２】本願の発明の第２具体例を示しており、（ａ）
は（ｂ）のＡ−Ａ線に沿う位置における側断面図、
（ｂ）は平面図である。
は（ｂ）のＡ−Ａ線に沿う位置における側断面図、
（ｂ）は平面図である。
【図３】本願の発明の第３具体例を示しており、（ａ）
は（ｂ）のＡ−Ａ線に沿う位置における側断面図、
（ｂ）は平面図である。
は（ｂ）のＡ−Ａ線に沿う位置における側断面図、
（ｂ）は平面図である。
【図４】本願の発明の第４具体例を示しており、（ａ）
は（ｂ）のＡ−Ａ線に沿う位置における側断面図、
（ｂ）は平面図である。
は（ｂ）のＡ−Ａ線に沿う位置における側断面図、
（ｂ）は平面図である。
【図５】第１〜第４具体例の変形例を示す側断面図であ
る。
る。
【図６】本願の発明を適用し得る１トランジスタ１キャ
パシタ型セルの強誘電体記憶装置におけるメモリセルの
等価回路である。
パシタ型セルの強誘電体記憶装置におけるメモリセルの
等価回路である。
【図７】本願の発明の一従来例を示しており、（ａ）は
（ｂ）のＡ−Ａ線に沿う位置における側断面図、（ｂ）
は平面図である。
（ｂ）のＡ−Ａ線に沿う位置における側断面図、（ｂ）
は平面図である。
【図８】一従来例の変形例を示す側断面図である。
１１ 強誘電体キャパシタ １２ アクセストランジスタ １４ ビット線 ２４ 拡散層 ２７ 下部電極 ３１ 強誘電体膜 ３２ 上部電極 ４１ 配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792
Claims (2)
- 【請求項１】 強誘電体膜をキャパシタ誘電体膜とする
強誘電体キャパシタとアクセストランジスタとでメモリ
セルが構成されている強誘電体記憶装置において、 前記強誘電体キャパシタの一方の電極と前記アクセスト
ランジスタの一方の拡散層とがビット線とは異なる層の
配線で電気的に接続されていることを特徴とする強誘電
体記憶装置。 - 【請求項２】 前記一方の電極が前記拡散層上まで延在
されて前記配線になっていることを特徴とする請求項１
記載の強誘電体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7347814A JPH09167796A (ja) | 1995-12-15 | 1995-12-15 | 強誘電体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7347814A JPH09167796A (ja) | 1995-12-15 | 1995-12-15 | 強誘電体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167796A true JPH09167796A (ja) | 1997-06-24 |
Family
ID=18392774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7347814A Pending JPH09167796A (ja) | 1995-12-15 | 1995-12-15 | 強誘電体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09167796A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990010194A (ko) * | 1997-07-15 | 1999-02-05 | 윤종용 | 셀 커패시터로서 강유전체 커패시터를 사용하는 강유전체 메모리소자 |
| JP2000004000A (ja) * | 1998-06-16 | 2000-01-07 | Matsushita Electron Corp | 強誘電体メモリ装置 |
| US6200821B1 (en) | 1998-10-28 | 2001-03-13 | Hyundai Electronics Industries Co. Ut | Method for fabricating ferroelectric random access memory device |
-
1995
- 1995-12-15 JP JP7347814A patent/JPH09167796A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990010194A (ko) * | 1997-07-15 | 1999-02-05 | 윤종용 | 셀 커패시터로서 강유전체 커패시터를 사용하는 강유전체 메모리소자 |
| JP2000004000A (ja) * | 1998-06-16 | 2000-01-07 | Matsushita Electron Corp | 強誘電体メモリ装置 |
| US6200821B1 (en) | 1998-10-28 | 2001-03-13 | Hyundai Electronics Industries Co. Ut | Method for fabricating ferroelectric random access memory device |
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