JPH0547173A - ダイナミツク型半導体記憶装置および画像データ発生装置 - Google Patents
ダイナミツク型半導体記憶装置および画像データ発生装置Info
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- JPH0547173A JPH0547173A JP3200278A JP20027891A JPH0547173A JP H0547173 A JPH0547173 A JP H0547173A JP 3200278 A JP3200278 A JP 3200278A JP 20027891 A JP20027891 A JP 20027891A JP H0547173 A JPH0547173 A JP H0547173A
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- G—PHYSICS
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Abstract
(57)【要約】
【構成】 複数ビット単位でデータの読出／書込を行な
うことのできるＤＲＡＭ装置であって、複数ビットのう
ちの所望のビットの読出を禁止する動作モードを指定す
る信号、読出禁止ビットを指定するビット指定信号とに
応答して、複数のメモリセルから出力される複数ビット
のデータのうちの所望のビットの読出を禁止する読出制
御回路を備える。 【効果】 ＤＲＡＭ装置から出力されるビット数を任意
にすることができ、複数のＤＲＡＭ装置を組み合わせる
ことにより、任意ビット数のデータを高速で発生させる
ことができる。
うことのできるＤＲＡＭ装置であって、複数ビットのう
ちの所望のビットの読出を禁止する動作モードを指定す
る信号、読出禁止ビットを指定するビット指定信号とに
応答して、複数のメモリセルから出力される複数ビット
のデータのうちの所望のビットの読出を禁止する読出制
御回路を備える。 【効果】 ＤＲＡＭ装置から出力されるビット数を任意
にすることができ、複数のＤＲＡＭ装置を組み合わせる
ことにより、任意ビット数のデータを高速で発生させる
ことができる。
Description
【０００１】
【産業上の利用分野】この発明は、複数ビット構成のダ
イナミック型半導体記憶装置および任意ビット数の画像
データを発生する画像データ発生装置に関し、特に複数
ビットのうちの所望のビットを選択的に読出すものに関
する。
イナミック型半導体記憶装置および任意ビット数の画像
データを発生する画像データ発生装置に関し、特に複数
ビットのうちの所望のビットを選択的に読出すものに関
する。
【０００２】
【従来の技術】通常のダイナミック型ランダムアクセス
メモリ装置（以下、ＤＲＡＭと称する）は、×１ビッ
ト、×４ビット、×８ビット単位でデータを発生してい
る。×４ビット、×８ビットのＤＲＡＭ装置は、一般に
複数ビット構成のメモリ装置といわれる。
メモリ装置（以下、ＤＲＡＭと称する）は、×１ビッ
ト、×４ビット、×８ビット単位でデータを発生してい
る。×４ビット、×８ビットのＤＲＡＭ装置は、一般に
複数ビット構成のメモリ装置といわれる。
【０００３】しかし、画像技術の分野では、６ビットあ
るいは７ビットのごとく半端な単位のデータを取扱うこ
とが多い。一般に、ＶＴＲなどでは、６ビット程度の分
解能で良質な画像が得られるからである。
るいは７ビットのごとく半端な単位のデータを取扱うこ
とが多い。一般に、ＶＴＲなどでは、６ビット程度の分
解能で良質な画像が得られるからである。
【０００４】このような６ビットあるいは７ビットなど
の画像データは、サーチモード、スロー再生などの特殊
画像形成に用いられる。（日経エレクトロニクス１９８
６，１０．２０ Ｖｏｌ．４０６「フィールドメモリを
内蔵したサーチモードでのクロスバーやスキュー歪みも
改正する家庭用ＶＴＲ」参照） 図１２は、前記文献に示される６ビットの輝度データを
発生する装置のブロック図である。
の画像データは、サーチモード、スロー再生などの特殊
画像形成に用いられる。（日経エレクトロニクス１９８
６，１０．２０ Ｖｏｌ．４０６「フィールドメモリを
内蔵したサーチモードでのクロスバーやスキュー歪みも
改正する家庭用ＶＴＲ」参照） 図１２は、前記文献に示される６ビットの輝度データを
発生する装置のブロック図である。
【０００５】同図を参照して、この装置は×４ビットの
メモリデバイスＭ１、Ｍ２およびＭ３と、６ビットのデ
ータを選択するセレクタ５０とを含む。各メモリデバイ
スＭ１〜Ｍ３には、４ビット単位で輝度データが書込ま
れる。セレクタ５０は、メモリデバイスＭ１からの４ビ
ットのデータおよびメモリデバイスＭ３からの２ビット
のデータとメモリデバイスＭ３からの２ビットのデータ
およびメモリデバイスＭ２からの４ビットのデータとを
フィールド交替で選択する。このようにして、セレクタ
５０の出力端子に６ビットの輝度データを発生させるこ
とができる。
メモリデバイスＭ１、Ｍ２およびＭ３と、６ビットのデ
ータを選択するセレクタ５０とを含む。各メモリデバイ
スＭ１〜Ｍ３には、４ビット単位で輝度データが書込ま
れる。セレクタ５０は、メモリデバイスＭ１からの４ビ
ットのデータおよびメモリデバイスＭ３からの２ビット
のデータとメモリデバイスＭ３からの２ビットのデータ
およびメモリデバイスＭ２からの４ビットのデータとを
フィールド交替で選択する。このようにして、セレクタ
５０の出力端子に６ビットの輝度データを発生させるこ
とができる。
【０００６】しかし、セレクタ５０は６ビットのデータ
を選択するので、６個のスイッチ回路が必要であるため
素子数が多くなるという欠点がある。
を選択するので、６個のスイッチ回路が必要であるため
素子数が多くなるという欠点がある。
【０００７】しかし、一般に複数ビット構成のＤＲＡＭ
には、出力イネーブル端子が含まれており、この出力イ
ネーブル端子に出力イネーブル信号＊ＯＥ（以下＊ＯＥ
信号と称する）を与えることにより、画像データ発生装
置の構成を簡単化することができる。
には、出力イネーブル端子が含まれており、この出力イ
ネーブル端子に出力イネーブル信号＊ＯＥ（以下＊ＯＥ
信号と称する）を与えることにより、画像データ発生装
置の構成を簡単化することができる。
【０００８】図１３は＊ＯＥ信号を用いた画像データ発
生装置のブロック図である。同図を参照して、画像デー
タ発生装置は、データ入出力端子ＤＱ１、ＤＱ２、ＤＱ
３およびＤＱ４と、×４ビット構成のメモリデバイスを
Ｍ１、Ｍ２およびＭ３と、タイミング発生器５１と、セ
レクタ５２とを含む。
生装置のブロック図である。同図を参照して、画像デー
タ発生装置は、データ入出力端子ＤＱ１、ＤＱ２、ＤＱ
３およびＤＱ４と、×４ビット構成のメモリデバイスを
Ｍ１、Ｍ２およびＭ３と、タイミング発生器５１と、セ
レクタ５２とを含む。
【０００９】タイミング発生器５１は、クロック信号Φ
に応答して出力イネーブル信号＊ＯＥ１、＊ＯＥ２、お
よび選択信号＊Φを発生する。＊ＯＥ１信号はメモリデ
バイスＭ１に、＊ＯＥ２信号はメモリデバイスＭ２に、
＊Φ信号はセレクタ５２に与えられる。
に応答して出力イネーブル信号＊ＯＥ１、＊ＯＥ２、お
よび選択信号＊Φを発生する。＊ＯＥ１信号はメモリデ
バイスＭ１に、＊ＯＥ２信号はメモリデバイスＭ２に、
＊Φ信号はセレクタ５２に与えられる。
【００１０】メモリデバイスＭ１は、出力ポート１ａ、
１ｂ、１ｃおよび１ｄを備え、メモリデバイスＭ２は出
力ポート２ａ、２ｂ、２ｃ、および２ｄを備え、メモリ
デバイスＭ３は出力ポート３ａ、３ｂ、３ｃ、および３
ｄを備える。出力ポート１ａ〜１ｄおよび２ａ〜２ｄ
は、データ出力端子ＤＱ１〜ＤＱ４に接続され、出力ポ
ート３ａ〜３ｄは、セレクタ５２の入力端子に接続され
る。セレクタ５２は、２入力１出力のスイッチ回路５２
ａおよび５２ｂを含む。スイッチ回路５２ａは、その入
力端子が出力ポート３ａおよび３ｂに接続され、その出
力端子がデータ出力端子ＤＱ５に接続される。スイッチ
回路５２ｂはその入力端子が出力ポート３ｃおよび３ｄ
に接続され、出力端子がデータ入出力端子ＤＱ６に接続
される。
１ｂ、１ｃおよび１ｄを備え、メモリデバイスＭ２は出
力ポート２ａ、２ｂ、２ｃ、および２ｄを備え、メモリ
デバイスＭ３は出力ポート３ａ、３ｂ、３ｃ、および３
ｄを備える。出力ポート１ａ〜１ｄおよび２ａ〜２ｄ
は、データ出力端子ＤＱ１〜ＤＱ４に接続され、出力ポ
ート３ａ〜３ｄは、セレクタ５２の入力端子に接続され
る。セレクタ５２は、２入力１出力のスイッチ回路５２
ａおよび５２ｂを含む。スイッチ回路５２ａは、その入
力端子が出力ポート３ａおよび３ｂに接続され、その出
力端子がデータ出力端子ＤＱ５に接続される。スイッチ
回路５２ｂはその入力端子が出力ポート３ｃおよび３ｄ
に接続され、出力端子がデータ入出力端子ＤＱ６に接続
される。
【００１１】図１４は図１３の画像データ発生装置のタ
イミングチャートである。メモリデバイスＭ１は、＊Ｏ
Ｅ１信号がＬレベルのときにデータを出力し、メモリデ
バイスＭ２は、＊ＯＥ２信号がＬレベルのときにデータ
を出力する。メモリデバイスＭ３は＊ＯＥ信号が接地レ
ベルにされているため、常時データを出力する。セレク
タ５２は、＊Φ信号がＬレベルのときに出力ポート３ａ
および３ｃを選択し、＊Φ信号がＨレベルのときに出力
ポート３ｂおよび３ｄを選択する。したがって、データ
入出力端子ＤＱ１〜ＤＱ４にはメモリデバイスＭ１から
の４ビットのデータとメモリデバイスＭ２からの４ビッ
トのデータとが交互に与えられ、データ出力端子ＤＱ
５、ＤＱ６にはメモリデバイスＭ３により発生された４
ビットのデータのうちの２ビットのデータ（３ａ，３
ｃ）および（３ｂ，３ｄ）が交互に与えられる。このよ
うにしてデータ入出力端子ＤＱ１〜ＤＱ６に６ビットの
データが得られる。
イミングチャートである。メモリデバイスＭ１は、＊Ｏ
Ｅ１信号がＬレベルのときにデータを出力し、メモリデ
バイスＭ２は、＊ＯＥ２信号がＬレベルのときにデータ
を出力する。メモリデバイスＭ３は＊ＯＥ信号が接地レ
ベルにされているため、常時データを出力する。セレク
タ５２は、＊Φ信号がＬレベルのときに出力ポート３ａ
および３ｃを選択し、＊Φ信号がＨレベルのときに出力
ポート３ｂおよび３ｄを選択する。したがって、データ
入出力端子ＤＱ１〜ＤＱ４にはメモリデバイスＭ１から
の４ビットのデータとメモリデバイスＭ２からの４ビッ
トのデータとが交互に与えられ、データ出力端子ＤＱ
５、ＤＱ６にはメモリデバイスＭ３により発生された４
ビットのデータのうちの２ビットのデータ（３ａ，３
ｃ）および（３ｂ，３ｄ）が交互に与えられる。このよ
うにしてデータ入出力端子ＤＱ１〜ＤＱ６に６ビットの
データが得られる。
【００１２】
【発明が解決しようとする課題】しかし、画像技術の分
野においては、データを極力高速処理することが望まれ
る。この点において、図１２および図１３の画像データ
発生装置はセレクタが用いられるために、高速処理する
点で欠点となる。
野においては、データを極力高速処理することが望まれ
る。この点において、図１２および図１３の画像データ
発生装置はセレクタが用いられるために、高速処理する
点で欠点となる。
【００１３】そこで、本件発明者はセレクタを除くため
に図１４および図１３のメモリデバイスから所望のビッ
トの出力を選択的に禁止することを考えた。
に図１４および図１３のメモリデバイスから所望のビッ
トの出力を選択的に禁止することを考えた。
【００１４】ただし、そのようなメモリ装置は未だ実現
されていない。それゆえに、この発明の１つの目的は、
複数ビット構成のメモリ装置において、所望のビットの
読出を選択的に禁止することである。
されていない。それゆえに、この発明の１つの目的は、
複数ビット構成のメモリ装置において、所望のビットの
読出を選択的に禁止することである。
【００１５】この発明のさらにもう１つの目的は、画像
データの発生装置において、データの高速処理を可能に
することである。
データの発生装置において、データの高速処理を可能に
することである。
【００１６】この発明のさらにもう１つの目的は、画像
データ発生装置において、任意ビット数の画像データを
発生させることである。
データ発生装置において、任意ビット数の画像データを
発生させることである。
【００１７】
【課題を解決するための手段】前記目的を達成するため
の第１の発明に係るダイナミック型半導体記憶装置は、
各々が１ビットのデータを記憶する複数のメモリセルを
有するメモリセルアレイを含むダイナミック型半導体記
憶装置であって、動作モード指定信号受信手段、ビット
指定信号受信手段および読出制御手段を含む。
の第１の発明に係るダイナミック型半導体記憶装置は、
各々が１ビットのデータを記憶する複数のメモリセルを
有するメモリセルアレイを含むダイナミック型半導体記
憶装置であって、動作モード指定信号受信手段、ビット
指定信号受信手段および読出制御手段を含む。
【００１８】動作モード指定信号受信手段は、複数ビッ
トのうちの所望のビットの読出を禁止する動作モードを
指定するための信号を外部から受ける。
トのうちの所望のビットの読出を禁止する動作モードを
指定するための信号を外部から受ける。
【００１９】ビット指定信号受信手段は、動作モード指
定信号受信手段により受信された動作モード指定信号に
応答して、読出を禁止すべきビットを指定するためのビ
ット指定信号を外部から受ける。
定信号受信手段により受信された動作モード指定信号に
応答して、読出を禁止すべきビットを指定するためのビ
ット指定信号を外部から受ける。
【００２０】読出制御手段は、外部的に発生される読出
制御信号とビット指定信号受信手段により受信されたビ
ット指定信号とに基づいて所望のビットのデータの読出
を選択的に禁止する。
制御信号とビット指定信号受信手段により受信されたビ
ット指定信号とに基づいて所望のビットのデータの読出
を選択的に禁止する。
【００２１】また、第２の発明は第１の発明に書込制御
手段を追加したものである。この書込制御手段は、外部
的に発生される書込制御信号とビット指定信号とに基づ
いて前記複数ビット単位のデータのうち所望のビットの
データの書込を選択的に禁止する。
手段を追加したものである。この書込制御手段は、外部
的に発生される書込制御信号とビット指定信号とに基づ
いて前記複数ビット単位のデータのうち所望のビットの
データの書込を選択的に禁止する。
【００２２】さらに、第３の発明は、複数の第１の発明
のダイナミック型半導体記憶装置および信号発生装置を
含む。信号発生装置は、各ダイナミック型半導体記憶装
置を書込状態にするための信号、読出状態にするための
信号、複数ビットのうちの所望のビットの読出を禁止す
る動作モードを指定するための信号、および複数ビット
のうちの読出を禁止すべきビットを指定するための信号
を発生する。
のダイナミック型半導体記憶装置および信号発生装置を
含む。信号発生装置は、各ダイナミック型半導体記憶装
置を書込状態にするための信号、読出状態にするための
信号、複数ビットのうちの所望のビットの読出を禁止す
る動作モードを指定するための信号、および複数ビット
のうちの読出を禁止すべきビットを指定するための信号
を発生する。
【００２３】さらに第４の発明は、複数の第２の発明の
ダイナミック型半導体記憶装置および信号発生手段を含
む。
ダイナミック型半導体記憶装置および信号発生手段を含
む。
【００２４】
【作用】前記第１の発明では、動作モード指定信号受信
手段により外部からの動作モード指定信号が受信され
る。受信された動作モード指定信号に応答して、ビット
指定信号受信信号は外部から複数ビットのうちの読出を
禁止すべきビットを指定するための信号を受ける。受信
されたビット指定信号は読出制御手段に与えられ、読出
制御手段は与えられたビット指定信号に応答して所望の
ビット出力を選択的に禁止する。それによりビット数を
減少させることができ、複数ビットの範囲で所望のビッ
ト数のデータを発生させることができる。
手段により外部からの動作モード指定信号が受信され
る。受信された動作モード指定信号に応答して、ビット
指定信号受信信号は外部から複数ビットのうちの読出を
禁止すべきビットを指定するための信号を受ける。受信
されたビット指定信号は読出制御手段に与えられ、読出
制御手段は与えられたビット指定信号に応答して所望の
ビット出力を選択的に禁止する。それによりビット数を
減少させることができ、複数ビットの範囲で所望のビッ
ト数のデータを発生させることができる。
【００２５】前記第２の発明では、書込を禁止すべきビ
ットが指定されるため、入力データのうちの禁止された
ビットの書込みを禁止することができる。それにより、
入出力データのビット数を減少させることができ、複数
ビットの範囲で所望のビット数のデータの書込および読
出を行なうことができる。
ットが指定されるため、入力データのうちの禁止された
ビットの書込みを禁止することができる。それにより、
入出力データのビット数を減少させることができ、複数
ビットの範囲で所望のビット数のデータの書込および読
出を行なうことができる。
【００２６】前記第３の発明では、少なくとも１つのメ
モリ装置に対して読出禁止ビットを指定するための複数
のダイナミック型半導体記憶装置の合計ビット数内で所
望のビット数の画像データを発生させることができる。
したがって、従来例のごとく半導体記憶装置から読出さ
れたデータを選択するためのセレクタを用いる必要がな
くなり、その分データを高速で読出すことが可能にな
る。
モリ装置に対して読出禁止ビットを指定するための複数
のダイナミック型半導体記憶装置の合計ビット数内で所
望のビット数の画像データを発生させることができる。
したがって、従来例のごとく半導体記憶装置から読出さ
れたデータを選択するためのセレクタを用いる必要がな
くなり、その分データを高速で読出すことが可能にな
る。
【００２７】また、第４の発明では、少なくとも１つの
半導体記憶装置に対して、書込／読出禁止ビットを指定
するため、複数の半導体記憶装置の合計ビット数内で所
望のビット数の画像データを発生することが可能にな
る。したがって、セレクタを用いていない分高速アクセ
スが可能になる。
半導体記憶装置に対して、書込／読出禁止ビットを指定
するため、複数の半導体記憶装置の合計ビット数内で所
望のビット数の画像データを発生することが可能にな
る。したがって、セレクタを用いていない分高速アクセ
スが可能になる。
【００２８】
【実施例】図１は、本発明の一実施例を示すＤＲＡＭ装
置のブロック図である。図２は、このＤＲＡＭ装置のタ
イミングチャート図である。
置のブロック図である。図２は、このＤＲＡＭ装置のタ
イミングチャート図である。
【００２９】図１を参照して、このＤＲＡＭ装置は、行
アドレスストローブ信号＊ＲＡＳ（以下＊ＲＡＳ信号と
称する）を受ける＊ＲＡＳ端子、列アドレスストローブ
信号＊ＣＡＳ（以下＊ＣＡＳ信号と称する）を受ける＊
ＣＡＳ端子、アドレス信号Ａｄｄを受けるＡｄｄ端子、
出力イネーブル信号＊ＯＥを受ける＊ＯＥ端子、データ
入出力端子ＤＱ１〜ＤＱ４、および書込制御信号＊ＷＥ
と動作モードを指定信号＊ＷＢを時分割に受ける＊ＷＥ
／＊ＷＢ端子を備える。データ入出力端子ＤＱ１〜ＤＱ
４は読出を禁止するビットを指定するためのビット指定
信号と入出力データとが時分割に与えられる。動作モー
ド指定信号＊ＷＢは４ビットのデータのうちの所望のビ
ットの読出を禁止するモードである。
アドレスストローブ信号＊ＲＡＳ（以下＊ＲＡＳ信号と
称する）を受ける＊ＲＡＳ端子、列アドレスストローブ
信号＊ＣＡＳ（以下＊ＣＡＳ信号と称する）を受ける＊
ＣＡＳ端子、アドレス信号Ａｄｄを受けるＡｄｄ端子、
出力イネーブル信号＊ＯＥを受ける＊ＯＥ端子、データ
入出力端子ＤＱ１〜ＤＱ４、および書込制御信号＊ＷＥ
と動作モードを指定信号＊ＷＢを時分割に受ける＊ＷＥ
／＊ＷＢ端子を備える。データ入出力端子ＤＱ１〜ＤＱ
４は読出を禁止するビットを指定するためのビット指定
信号と入出力データとが時分割に与えられる。動作モー
ド指定信号＊ＷＢは４ビットのデータのうちの所望のビ
ットの読出を禁止するモードである。
【００３０】さらに、このＤＲＡＭ装置は、メモリセル
アレイ１、行デコーダ２、列デコーダ３、アドレスバッ
ファ４、ＲＡＳバッファ５、ＣＡＳバッファ６、出力バ
ッファ７、入力バッファ８、読出制御回路９、および書
込制御回路１０を含む。
アレイ１、行デコーダ２、列デコーダ３、アドレスバッ
ファ４、ＲＡＳバッファ５、ＣＡＳバッファ６、出力バ
ッファ７、入力バッファ８、読出制御回路９、および書
込制御回路１０を含む。
【００３１】メモリセルアレイ１は、４つのメモリセル
アレイブロック１ａ、１ｂ、１ｃおよび１ｄに分割され
る。各メモリセルアレイブロック１ａ〜１ｄには、行列
状に配置される複数のメモリセルＭＣと、行方向に配置
されるワード線ＷＬと、列方向に配置されるビット線Ｂ
Ｌとが設けられる。行デコーダ２は、時分割的に与えら
れるアドレス信号のうちの行アドレス信号をデコーダ
し、各メモリセルアレイブロック１ａ〜１ｄの１本のワ
ード線ＷＬを選択する。列デコーダ３は、時分割的に与
えられるアドレス信号のうち行アドレス信号をデコーダ
し、各メモリセルアレイブロック１ａ〜１ｄの１本
（対）のビット線ＢＬを選択する。それにより、行デコ
ーダ２と列デコーダ３により選択された各メモリセルア
レイブロック１ａ〜１ｄのワード線とビット線のメモリ
セルは同時に指定される。
アレイブロック１ａ、１ｂ、１ｃおよび１ｄに分割され
る。各メモリセルアレイブロック１ａ〜１ｄには、行列
状に配置される複数のメモリセルＭＣと、行方向に配置
されるワード線ＷＬと、列方向に配置されるビット線Ｂ
Ｌとが設けられる。行デコーダ２は、時分割的に与えら
れるアドレス信号のうちの行アドレス信号をデコーダ
し、各メモリセルアレイブロック１ａ〜１ｄの１本のワ
ード線ＷＬを選択する。列デコーダ３は、時分割的に与
えられるアドレス信号のうち行アドレス信号をデコーダ
し、各メモリセルアレイブロック１ａ〜１ｄの１本
（対）のビット線ＢＬを選択する。それにより、行デコ
ーダ２と列デコーダ３により選択された各メモリセルア
レイブロック１ａ〜１ｄのワード線とビット線のメモリ
セルは同時に指定される。
【００３２】アドレスバッファ４は、アドレス信号Ａｄ
ｄを受け、内部アドレス信号を発生する。内部アドレス
信号は行デコーダ２および列デコーダ３に与えられる。
ｄを受け、内部アドレス信号を発生する。内部アドレス
信号は行デコーダ２および列デコーダ３に与えられる。
【００３３】ＲＡＳバッファ５は、行アドレスステレオ
信号＊ＲＡＳを受けて内部＊ＲＡＳ信号が発生する。内
部＊ＲＡＳ信号は行デコーダ２および読出制御回路９に
与えられる。
信号＊ＲＡＳを受けて内部＊ＲＡＳ信号が発生する。内
部＊ＲＡＳ信号は行デコーダ２および読出制御回路９に
与えられる。
【００３４】ＣＡＳバッファ６は＊ＣＡＳ信号を受けて
内部＊ＣＡＳ信号を発生する。内部＊ＣＡＳ信号は列デ
コーダ３に与えられる。
内部＊ＣＡＳ信号を発生する。内部＊ＣＡＳ信号は列デ
コーダ３に与えられる。
【００３５】読出制御回路９は、出力バッファ７に差動
的に結合され、かつ＊ＷＥ／＊ＷＢ端子、＊ＯＥ端子、
およびデータ入出力端子ＤＱ１〜ＤＱ４に接続される。
この読出制御回路９は、内部＊ＲＡＳ信号の降下エッジ
で、動作モード指定信号＊ＷＢの有無を判断し、動作モ
ード指定信号＊ＷＢがあると判断した場合は、データ入
出力端子ＤＱ１〜ＤＱ４に与えられるビット指定信号に
応答して４ビットのデータのうちの指定されたビットの
みの読出を禁止する。
的に結合され、かつ＊ＷＥ／＊ＷＢ端子、＊ＯＥ端子、
およびデータ入出力端子ＤＱ１〜ＤＱ４に接続される。
この読出制御回路９は、内部＊ＲＡＳ信号の降下エッジ
で、動作モード指定信号＊ＷＢの有無を判断し、動作モ
ード指定信号＊ＷＢがあると判断した場合は、データ入
出力端子ＤＱ１〜ＤＱ４に与えられるビット指定信号に
応答して４ビットのデータのうちの指定されたビットの
みの読出を禁止する。
【００３６】書込制御回路１０は入力バッファ８に作動
的に結合され、かつ＊ＷＥ／＊ＷＢ端子に接続される。
この書込制御回路１０は、書込イネーブル信号＊ＷＥに
応答して入力バッファ８を能動化する。
的に結合され、かつ＊ＷＥ／＊ＷＢ端子に接続される。
この書込制御回路１０は、書込イネーブル信号＊ＷＥに
応答して入力バッファ８を能動化する。
【００３７】出力バッファ７は、４ビットのメモリセル
からのデータを受け、受けたデータをデータ入出力端子
ＤＱ１〜ＤＱ４に与える。
からのデータを受け、受けたデータをデータ入出力端子
ＤＱ１〜ＤＱ４に与える。
【００３８】入力バッファ８は、データ入出力端子ＤＱ
１〜ＤＱ４から４ビットのデータを受け、受けたデータ
を指定される４ビットのメモリセルに与える。
１〜ＤＱ４から４ビットのデータを受け、受けたデータ
を指定される４ビットのメモリセルに与える。
【００３９】図２は、図１のＤＲＡＭ装置の動作を説明
するためのタイミングチャートである。同図を参照し
て、斜線を施した部分は任意の状態を示す。
するためのタイミングチャートである。同図を参照し
て、斜線を施した部分は任意の状態を示す。
【００４０】まず、＊ＲＡＳ信号の立下りタイミングで
アドレス信号Ａｄｄに含まれる行アドレス信号はストロ
ーブされ、＊ＣＡＳ信号の立下りタイミングで列アドレ
ス信号がストローブされる。行アドレスおよび列アドレ
スによってメモリセルアレイ中のメモリセルは指定され
る。
アドレス信号Ａｄｄに含まれる行アドレス信号はストロ
ーブされ、＊ＣＡＳ信号の立下りタイミングで列アドレ
ス信号がストローブされる。行アドレスおよび列アドレ
スによってメモリセルアレイ中のメモリセルは指定され
る。
【００４１】また、＊ＲＡＳ信号の立下りタイミングで
動作モード指定信号＊ＷＢがストローブされ、ストロー
ブされた時点において＊ＷＢ信号がＬレベルの場合は、
前述の動作モードが指定されたと判断される。そのとき
の各データ入出力端子ＤＱ１〜ＤＱ４に与えられるビッ
ト指定信号のレベルがＬレベルのときはそのビットの読
出が許可され、Ｈレベルのときはそのビットの読出が禁
止される。
動作モード指定信号＊ＷＢがストローブされ、ストロー
ブされた時点において＊ＷＢ信号がＬレベルの場合は、
前述の動作モードが指定されたと判断される。そのとき
の各データ入出力端子ＤＱ１〜ＤＱ４に与えられるビッ
ト指定信号のレベルがＬレベルのときはそのビットの読
出が許可され、Ｈレベルのときはそのビットの読出が禁
止される。
【００４２】図３は、図１の読出制御回路および出力バ
ッファのブロック図である。同図を参照して、読出制御
回路９は、マスクイネーブル信号発生回路９ａと、マス
クデータレジスタ９ｂ１、９ｂ２、９ｂ３および９ｂ４
と、ＯＲゲート９ｃ１、９ｃ２、９ｃ３および９ｃ４と
を含む。出力バッファ７は、データ出力バッファ７１、
７２、７３および７４を含む。なお、以下の説明では対
応するビット番号にはｊを付す。
ッファのブロック図である。同図を参照して、読出制御
回路９は、マスクイネーブル信号発生回路９ａと、マス
クデータレジスタ９ｂ１、９ｂ２、９ｂ３および９ｂ４
と、ＯＲゲート９ｃ１、９ｃ２、９ｃ３および９ｃ４と
を含む。出力バッファ７は、データ出力バッファ７１、
７２、７３および７４を含む。なお、以下の説明では対
応するビット番号にはｊを付す。
【００４３】マスクイネーブル信号発生回路９ａは、内
部＊ＲＡＳ信号の降下タイミングで動作モード指定信号
＊ＷＢの有無を判断する。動作モード指定信号＊ＷＢが
あると判断した場合は、マスクレジスタ９ｂ１〜９ｂ４
を能動化するためのマスクイネーブル信号を発生する。
各マスクデータレジスタ９ｂ１〜９ｂ４は対応するビッ
トデータ入出力端子ＤＱｊに接続され、マスクイネーブ
ル信号に応答して、対応するデータ入出力端子ＤＱｊに
与えられるビット指定信号を保持する。ＯＲゲート９ｃ
１〜９ｃ４は、それぞれ２つの入力端子と１つの出力端
子を有し、一方の入力端子は＊ＯＥ信号を受けるように
接続され、他方の入力端子は対応するマスクデータレジ
スタ９ｂｊに保持されたビット指定信号を受けるように
接続される。ＯＲゲート９ｃ１〜９ｃ４の各々は、対応
するビットのマスクレジスタ９ｂｊに保持されたビット
指定信号と＊ＯＥ信号とに応答してビットごとに読出を
制御する読出制御信号ＲＣ１、ＲＣ２、ＲＣ３およびＲ
Ｃ４を発生する。読出制御信号がＬレベルのときは、読
出が許可され、読出制御信号がＨレベルのときは読出が
禁止される。
部＊ＲＡＳ信号の降下タイミングで動作モード指定信号
＊ＷＢの有無を判断する。動作モード指定信号＊ＷＢが
あると判断した場合は、マスクレジスタ９ｂ１〜９ｂ４
を能動化するためのマスクイネーブル信号を発生する。
各マスクデータレジスタ９ｂ１〜９ｂ４は対応するビッ
トデータ入出力端子ＤＱｊに接続され、マスクイネーブ
ル信号に応答して、対応するデータ入出力端子ＤＱｊに
与えられるビット指定信号を保持する。ＯＲゲート９ｃ
１〜９ｃ４は、それぞれ２つの入力端子と１つの出力端
子を有し、一方の入力端子は＊ＯＥ信号を受けるように
接続され、他方の入力端子は対応するマスクデータレジ
スタ９ｂｊに保持されたビット指定信号を受けるように
接続される。ＯＲゲート９ｃ１〜９ｃ４の各々は、対応
するビットのマスクレジスタ９ｂｊに保持されたビット
指定信号と＊ＯＥ信号とに応答してビットごとに読出を
制御する読出制御信号ＲＣ１、ＲＣ２、ＲＣ３およびＲ
Ｃ４を発生する。読出制御信号がＬレベルのときは、読
出が許可され、読出制御信号がＨレベルのときは読出が
禁止される。
【００４４】データ出力バッファ７１〜７４は、対応す
るデータ入出力端子ＤＱｊとメモリセルアレイ１のＩ／
Ｏ端子との間に接続され、対応するＯＲゲート９ｃｊか
らの読出制御信号に応答して読出許可状態または読出禁
止状態（ハイインピーダンス状態）にされる。
るデータ入出力端子ＤＱｊとメモリセルアレイ１のＩ／
Ｏ端子との間に接続され、対応するＯＲゲート９ｃｊか
らの読出制御信号に応答して読出許可状態または読出禁
止状態（ハイインピーダンス状態）にされる。
【００４５】次に、図３の読出制御回路９の動作を説明
する。まず、＊ＲＡＳ信号の降下タイミングで動作モー
ド指定信号＊ＷＢがストローブされ、ストローブされた
時点において＊ＷＢ信号がＬレベルの場合は、マスクイ
ネーブル信号発生回路９ａからマスクイネーブル信号が
発生される。この信号によりマスクデータレジスタ９ｂ
１〜９ｂ４のすべてが能動化される。マスクデータレジ
スタ９ｂ１〜９ｂ４の各々は対応するデータ入出力端子
ＤＱｊに与えられるビット指定信号を保持する。保持さ
れたビット指定信号は対応するＯＲゲート９ｃｊに与え
られる。各ＯＲゲート９ｃ１〜９ｃ４は＊ＯＥ信号およ
び対応するマスクデータレジスタ９ｂｊに保持されたビ
ット指定信号に応答して読出制御信号ＲＣｊを発生す
る。読出制御信号ＲＣｊがＬレベルのときは、データ出
力バッファ７ｊは、読出許可状態となり、４ビットのう
ちの対応する１ビット分を出力する。一方、読出制御信
号ＲＣｊがＨレベルのときは、データ出力バッファ７ｊ
は読出禁止状態（ハイインピーダンス状態）となる。
する。まず、＊ＲＡＳ信号の降下タイミングで動作モー
ド指定信号＊ＷＢがストローブされ、ストローブされた
時点において＊ＷＢ信号がＬレベルの場合は、マスクイ
ネーブル信号発生回路９ａからマスクイネーブル信号が
発生される。この信号によりマスクデータレジスタ９ｂ
１〜９ｂ４のすべてが能動化される。マスクデータレジ
スタ９ｂ１〜９ｂ４の各々は対応するデータ入出力端子
ＤＱｊに与えられるビット指定信号を保持する。保持さ
れたビット指定信号は対応するＯＲゲート９ｃｊに与え
られる。各ＯＲゲート９ｃ１〜９ｃ４は＊ＯＥ信号およ
び対応するマスクデータレジスタ９ｂｊに保持されたビ
ット指定信号に応答して読出制御信号ＲＣｊを発生す
る。読出制御信号ＲＣｊがＬレベルのときは、データ出
力バッファ７ｊは、読出許可状態となり、４ビットのう
ちの対応する１ビット分を出力する。一方、読出制御信
号ＲＣｊがＨレベルのときは、データ出力バッファ７ｊ
は読出禁止状態（ハイインピーダンス状態）となる。
【００４６】図４は、図３の１ビット分の詳細を示す回
路図である。同図を参照して、マスクデータレジスタ９
ｂｊは、ＮＭＯＳトランジスタ９ｄ、インバータ９ｅ、
インバータ９ｆ、およびＮＭＯＳトランジスタ９ｇを含
む。ＮＭＯＳトランジスタ９ｄは、マスクイネーブル信
号発生回路９ａにより発生されるマスクイネーブル信号
に応答してデータ入出力端子ＤＱｊからのビット指定信
号を通過させる。インバータ９ｅと９ｆは、ラッチ回路
を構成する。ＮＭＯＳトランジスタ９ｇは、＊ＲＡＳ信
号に応答してラッチ回路を能動状態にする。ラッチ回路
は能動状態のときにＮＭＯＳトランジスタ９ｄを通して
与えられるビット指定信号を保持し、ＯＲゲート９ｃｊ
に与える。ＯＲゲート９ｃｊは与えられたビット指定信
号がＨレベルのときは、読出禁止する制御信号を発生
し、与えられるビット指定信号がＬレベルかつ＊ＯＥ信
号がＬれべるのときにのみ読出を許可する制御信号を発
生する。
路図である。同図を参照して、マスクデータレジスタ９
ｂｊは、ＮＭＯＳトランジスタ９ｄ、インバータ９ｅ、
インバータ９ｆ、およびＮＭＯＳトランジスタ９ｇを含
む。ＮＭＯＳトランジスタ９ｄは、マスクイネーブル信
号発生回路９ａにより発生されるマスクイネーブル信号
に応答してデータ入出力端子ＤＱｊからのビット指定信
号を通過させる。インバータ９ｅと９ｆは、ラッチ回路
を構成する。ＮＭＯＳトランジスタ９ｇは、＊ＲＡＳ信
号に応答してラッチ回路を能動状態にする。ラッチ回路
は能動状態のときにＮＭＯＳトランジスタ９ｄを通して
与えられるビット指定信号を保持し、ＯＲゲート９ｃｊ
に与える。ＯＲゲート９ｃｊは与えられたビット指定信
号がＨレベルのときは、読出禁止する制御信号を発生
し、与えられるビット指定信号がＬレベルかつ＊ＯＥ信
号がＬれべるのときにのみ読出を許可する制御信号を発
生する。
【００４７】データ出力バッファ７ｊはプリアンプ７
ａ、インバータ７ｂ、ＮＯＲゲート７ｃおよびＮＯＲゲ
ート７ｄ、ＮＭＯＳトランジスタ７ｅ、およびＮＭＯＳ
トランジスタ７ｆを含む。プリアンプ７ａは、メモリセ
ルからの１ビットのデータを増幅する。ＮＯＲゲート７
ｃおよび７ｄは２つの入力端子と１つの出力端子を有す
る。ＮＯＲゲート７ｃは一方の入力端子がＯＲゲート９
ｃｊの出力に接続され、他方の入力端子がプリアンプル
によって増幅された１ビットのデータを受けるように接
続され、その出力端子がＮＭＯＳトランジスタ７ｅのゲ
ート電極に接続される。ＮＯＲゲート７ｄは、一方の入
力端子がＯＲゲート９ｃｊの出力に接続され、他方の入
力端子がインバータ７ｂによって反転される１ビットの
データを受けるように接続され、その出力端子がＮＭＯ
Ｓトランジスタ７ｆのゲート電極に接続される。ＮＭＯ
Ｓトランジスタ７ｅおよび７ｆの各々は、ゲート電極、
ドレイン電極およびソース電極を有し、ＮＭＯＳトラン
ジスタ７ｅのドレイン電極は、電源電圧に接続され、ソ
ース電極はＮＭＯＳトランジスタ７ｆのドレイン電極お
よびデータ入出力端子ＤＱｊに接続される。ＮＭＯＳト
ランジスタ７ｆのソース電極は接地電位に接続される。
ａ、インバータ７ｂ、ＮＯＲゲート７ｃおよびＮＯＲゲ
ート７ｄ、ＮＭＯＳトランジスタ７ｅ、およびＮＭＯＳ
トランジスタ７ｆを含む。プリアンプ７ａは、メモリセ
ルからの１ビットのデータを増幅する。ＮＯＲゲート７
ｃおよび７ｄは２つの入力端子と１つの出力端子を有す
る。ＮＯＲゲート７ｃは一方の入力端子がＯＲゲート９
ｃｊの出力に接続され、他方の入力端子がプリアンプル
によって増幅された１ビットのデータを受けるように接
続され、その出力端子がＮＭＯＳトランジスタ７ｅのゲ
ート電極に接続される。ＮＯＲゲート７ｄは、一方の入
力端子がＯＲゲート９ｃｊの出力に接続され、他方の入
力端子がインバータ７ｂによって反転される１ビットの
データを受けるように接続され、その出力端子がＮＭＯ
Ｓトランジスタ７ｆのゲート電極に接続される。ＮＭＯ
Ｓトランジスタ７ｅおよび７ｆの各々は、ゲート電極、
ドレイン電極およびソース電極を有し、ＮＭＯＳトラン
ジスタ７ｅのドレイン電極は、電源電圧に接続され、ソ
ース電極はＮＭＯＳトランジスタ７ｆのドレイン電極お
よびデータ入出力端子ＤＱｊに接続される。ＮＭＯＳト
ランジスタ７ｆのソース電極は接地電位に接続される。
【００４８】データ出力バッファ７ｊは、以上の構成に
されているので、読出制御信号ＲＣｊがＨレベルのとき
は、ＮＯＲゲート７ｃおよび７ｄはともにＬレベルの信
号を出力する。そのため、ＮＭＯＳトランジスタ７ｅお
よび７ｆはともにＯＦＦ状態（すなわち、ハイインピー
ダンス状態）となる。一方、読出制御信号ＲＣｊがＬレ
ベルのときは、ＮＯＲゲート７ｃおよび７ｄはプリアン
プ７ａあるいはインバータ７ｂからの１ビットのデータ
のレベルによって出力状態が決定される。
されているので、読出制御信号ＲＣｊがＨレベルのとき
は、ＮＯＲゲート７ｃおよび７ｄはともにＬレベルの信
号を出力する。そのため、ＮＭＯＳトランジスタ７ｅお
よび７ｆはともにＯＦＦ状態（すなわち、ハイインピー
ダンス状態）となる。一方、読出制御信号ＲＣｊがＬレ
ベルのときは、ＮＯＲゲート７ｃおよび７ｄはプリアン
プ７ａあるいはインバータ７ｂからの１ビットのデータ
のレベルによって出力状態が決定される。
【００４９】以上説明したように図１〜図４で示したＤ
ＲＡＭ装置は、データ入出力端子にビット指定信号を与
えることにより読出を許可するビットと読出を禁止する
ビットを指定することができるので、所望のビット数の
データを発生することができる。
ＲＡＭ装置は、データ入出力端子にビット指定信号を与
えることにより読出を許可するビットと読出を禁止する
ビットを指定することができるので、所望のビット数の
データを発生することができる。
【００５０】図５は任意ビット数の画像データを発生す
る画像データ発生装置のブロック図である。同図を参照
して、この画像データ発生装置と図１３の画像データ発
生装置とが異なるところは、通常のＤＲＡＭに代えて、
図１ないし図４に示したメモリ装置Ｍ１〜Ｍ３が用いら
れ、セレクタ５２に代えて、タイミング発生器１１が設
けられていることである。
る画像データ発生装置のブロック図である。同図を参照
して、この画像データ発生装置と図１３の画像データ発
生装置とが異なるところは、通常のＤＲＡＭに代えて、
図１ないし図４に示したメモリ装置Ｍ１〜Ｍ３が用いら
れ、セレクタ５２に代えて、タイミング発生器１１が設
けられていることである。
【００５１】タイミング発生器１１は、＊ＲＡＳ信号、
＊ＣＡＳ信号、＊ＯＥ１信号、＊ＯＥ２信号および＊Ｏ
Ｅ３信号と、書込制御信号と動作モード指定信号とが時
分割にされた＊ＷＥ１／＊ＷＢ１信号、＊ＷＥ２／＊Ｗ
Ｂ２信号、＊ＷＥ３／＊ＷＢ３信号とを発生する。＊Ｏ
Ｅ１信号および＊ＷＥ１／＊ＷＢ１信号はメモリデバイ
スＭ１に与えられ、＊ＯＥ２信号および＊ＷＥ２／＊Ｗ
Ｂ２信号はメモリデバイスＭ２に与えられ、＊ＯＥ３信
号および＊ＷＥ３／＊ＷＢ３信号はメモリデバイスＭ３
に与えられる。ビット指定信号はデータ入出力端子ＤＱ
３〜ＤＱ６に与えられる。
＊ＣＡＳ信号、＊ＯＥ１信号、＊ＯＥ２信号および＊Ｏ
Ｅ３信号と、書込制御信号と動作モード指定信号とが時
分割にされた＊ＷＥ１／＊ＷＢ１信号、＊ＷＥ２／＊Ｗ
Ｂ２信号、＊ＷＥ３／＊ＷＢ３信号とを発生する。＊Ｏ
Ｅ１信号および＊ＷＥ１／＊ＷＢ１信号はメモリデバイ
スＭ１に与えられ、＊ＯＥ２信号および＊ＷＥ２／＊Ｗ
Ｂ２信号はメモリデバイスＭ２に与えられ、＊ＯＥ３信
号および＊ＷＥ３／＊ＷＢ３信号はメモリデバイスＭ３
に与えられる。ビット指定信号はデータ入出力端子ＤＱ
３〜ＤＱ６に与えられる。
【００５２】メモリデバイスＭ１〜Ｍ３は、動作モード
指定信号＊ＷＢ１〜＊ＷＢ３、＊ＯＥ１〜＊ＯＥ３信号
が与えられるときに、データを読出すことができ、かつ
ビット指定信号Ｌレベルのビットをマスクすることがで
きる。ただし、この画像データ発生装置はメモリデバイ
スＭ３に対してのみ読出禁止ビットを指定する。
指定信号＊ＷＢ１〜＊ＷＢ３、＊ＯＥ１〜＊ＯＥ３信号
が与えられるときに、データを読出すことができ、かつ
ビット指定信号Ｌレベルのビットをマスクすることがで
きる。ただし、この画像データ発生装置はメモリデバイ
スＭ３に対してのみ読出禁止ビットを指定する。
【００５３】図６は図５の画像データ発生装置のタイミ
ングチャートである。同図を参照して、動作モード指定
信号＊ＷＢ１および＊ＷＢ２は、常時Ｈレベルにされて
おり、メモリデバイスＭ１およびＭ２は、＊ＯＥ１信
号、＊ＯＥ２信号のアンクディブ時に４ビットのデータ
を読出す。ただし動作モード指定信号＊ＷＢ３は、＊Ｒ
ＡＳ信号の降下タイミングに合せてＬレベルにされ、＊
ＯＥ３信号は＊ＣＡＳ信号と同じ周期にされる。データ
入出力端子ＤＱ３およびＤＱ４とデータ入出力端子ＤＱ
５およびＤＱ６とは、交互にＬレベルのビット指定信号
が与えられる。
ングチャートである。同図を参照して、動作モード指定
信号＊ＷＢ１および＊ＷＢ２は、常時Ｈレベルにされて
おり、メモリデバイスＭ１およびＭ２は、＊ＯＥ１信
号、＊ＯＥ２信号のアンクディブ時に４ビットのデータ
を読出す。ただし動作モード指定信号＊ＷＢ３は、＊Ｒ
ＡＳ信号の降下タイミングに合せてＬレベルにされ、＊
ＯＥ３信号は＊ＣＡＳ信号と同じ周期にされる。データ
入出力端子ＤＱ３およびＤＱ４とデータ入出力端子ＤＱ
５およびＤＱ６とは、交互にＬレベルのビット指定信号
が与えられる。
【００５４】図５および図６に示した画像データ発生装
置の動作を説明する。まず＊ＲＡＳ信号の立下りで、動
作モード指定信号＊ＷＢ１〜＊ＷＢ３およびデータ入出
力端子ＤＱ１〜ＤＱ６に与えられるビット指定信号がス
トロークされる。動作モード指定信号＊ＷＢ３がＬレベ
ルであると、メモリデバイスＭ３はデータ入出力端子Ｄ
Ｑ３およびＤＱ４に与えられたＬレベルのビット指定信
号をマスデータレジスタ９ｂ１および９ｂ２（図３参
照）に取込み、データ入出力端子ＤＱ５およびＤＱ６に
与えられたＨレベルのビット指定信号をマスクレジスタ
９ｂおよび９ｂ４に取込む。それにより、メモリデバイ
スＭ３の出力３ａおよび３ｂがマスクされる。次に＊Ｃ
ＡＳ信号、＊ＯＥ１信号および＊ＯＥ３信号はＬレベル
にされてメモリデバイスＭ１からデータ１ａ〜１ｄが読
出され、メモリデバイスＭ３からデータ３ｃおよび３ｄ
が読出される。この結果データ入出力端子ＤＱ１〜ＤＱ
６には１ａ〜１ｄおよび３ｃおよび３ｄからなる６ビッ
トのデータが得られる。さらに、次のサイクルの＊ＲＡ
Ｓ信号の立下りで、動作モード指定信号＊ＷＢ３および
データ入出力端子ＤＱ３〜ＤＱ６に与えられるビット指
定信号がストローブされる。このサイクルでは、データ
入出力端子ＤＱ３およびＤＱ４に与えられるビット指定
信号はＨレベルであり、データ入出力端子ＤＱ５および
ＤＱ６に与えられるビット指定信号がＬレベルであるた
め、メモリデバイスＭ３のデータ３ｃおよび３ｄがマス
クされ、メモリデバイスＭ３の３ａおよび３ｂのデータ
が出力許可される。したがって、次に与えられる＊ＯＥ
２および＊ＯＥ３信号により、メモリデバイスＭ２から
４ビットのデータ２ａ〜２ｄおよびメモリデバイスＭ３
から２ビットのデータ３ｃおよび３ｄが出力される。
置の動作を説明する。まず＊ＲＡＳ信号の立下りで、動
作モード指定信号＊ＷＢ１〜＊ＷＢ３およびデータ入出
力端子ＤＱ１〜ＤＱ６に与えられるビット指定信号がス
トロークされる。動作モード指定信号＊ＷＢ３がＬレベ
ルであると、メモリデバイスＭ３はデータ入出力端子Ｄ
Ｑ３およびＤＱ４に与えられたＬレベルのビット指定信
号をマスデータレジスタ９ｂ１および９ｂ２（図３参
照）に取込み、データ入出力端子ＤＱ５およびＤＱ６に
与えられたＨレベルのビット指定信号をマスクレジスタ
９ｂおよび９ｂ４に取込む。それにより、メモリデバイ
スＭ３の出力３ａおよび３ｂがマスクされる。次に＊Ｃ
ＡＳ信号、＊ＯＥ１信号および＊ＯＥ３信号はＬレベル
にされてメモリデバイスＭ１からデータ１ａ〜１ｄが読
出され、メモリデバイスＭ３からデータ３ｃおよび３ｄ
が読出される。この結果データ入出力端子ＤＱ１〜ＤＱ
６には１ａ〜１ｄおよび３ｃおよび３ｄからなる６ビッ
トのデータが得られる。さらに、次のサイクルの＊ＲＡ
Ｓ信号の立下りで、動作モード指定信号＊ＷＢ３および
データ入出力端子ＤＱ３〜ＤＱ６に与えられるビット指
定信号がストローブされる。このサイクルでは、データ
入出力端子ＤＱ３およびＤＱ４に与えられるビット指定
信号はＨレベルであり、データ入出力端子ＤＱ５および
ＤＱ６に与えられるビット指定信号がＬレベルであるた
め、メモリデバイスＭ３のデータ３ｃおよび３ｄがマス
クされ、メモリデバイスＭ３の３ａおよび３ｂのデータ
が出力許可される。したがって、次に与えられる＊ＯＥ
２および＊ＯＥ３信号により、メモリデバイスＭ２から
４ビットのデータ２ａ〜２ｄおよびメモリデバイスＭ３
から２ビットのデータ３ｃおよび３ｄが出力される。
【００５５】以上説明したように、データ入出力端子Ｄ
Ｑ３〜ＤＱ６にビット指定信号を与えることによってメ
モリデバイスＭ１〜Ｍ３の４ビットのうちの任意ビット
からの読出を禁止することができる。それにより、任意
ビット数の画像データを発生させることができる。
Ｑ３〜ＤＱ６にビット指定信号を与えることによってメ
モリデバイスＭ１〜Ｍ３の４ビットのうちの任意ビット
からの読出を禁止することができる。それにより、任意
ビット数の画像データを発生させることができる。
【００５６】図７は、ＤＲＡＭ装置の他の実施例を示す
ブロック図である。同図を参照して、このＤＲＡＭ装置
が図１のＤＲＡＭ装置と異なることは、４ビットのデー
タを書込むための書込制御回路に変えて、４ビットのう
ちの所望のビットのみ書込を禁止することのできる書込
制御回路１０´が設けられ、このような動作モードを指
定するための信号が＊ＷＥ／＊ＷＢ端子に与えられてい
ることである。
ブロック図である。同図を参照して、このＤＲＡＭ装置
が図１のＤＲＡＭ装置と異なることは、４ビットのデー
タを書込むための書込制御回路に変えて、４ビットのう
ちの所望のビットのみ書込を禁止することのできる書込
制御回路１０´が設けられ、このような動作モードを指
定するための信号が＊ＷＥ／＊ＷＢ端子に与えられてい
ることである。
【００５７】書込制御回路１０´は、入力バッファ８に
作動的に接続され、かつ＊ＷＥ／＊ＷＢ端子、データ入
出力端子ＤＱ１〜ＤＱ４に接続される。この書込制御回
路１０´は、内部ＲＡＳ信号に応答して、＊ＷＢ信号の
有無を判断し、＊ＷＢ信号があると判断した場合は、デ
ータ入出力端子ＤＱ１〜ＤＱ４に与えられるビット指定
信号に応答して、４ビットのデータのうちの指定された
ビットのみ書込を禁止する。
作動的に接続され、かつ＊ＷＥ／＊ＷＢ端子、データ入
出力端子ＤＱ１〜ＤＱ４に接続される。この書込制御回
路１０´は、内部ＲＡＳ信号に応答して、＊ＷＢ信号の
有無を判断し、＊ＷＢ信号があると判断した場合は、デ
ータ入出力端子ＤＱ１〜ＤＱ４に与えられるビット指定
信号に応答して、４ビットのデータのうちの指定された
ビットのみ書込を禁止する。
【００５８】図８は図７のＤＲＡＭ装置の書込動作のタ
イミングチャートである。同図を参照して、図２の読出
動作のタイミングチャートと異なるところは、書込制御
信号＊ＷＥが＊ＣＡＳ信号の立下り時にアクティブにさ
れ、それにより書込みモードを指定することである。
イミングチャートである。同図を参照して、図２の読出
動作のタイミングチャートと異なるところは、書込制御
信号＊ＷＥが＊ＣＡＳ信号の立下り時にアクティブにさ
れ、それにより書込みモードを指定することである。
【００５９】書込動作は次のとおりである。すなわち、
＊ＲＡＳ信号の立下りで動作モード指定信号＊ＷＢがス
トローブされる。動作モード指定信号＊ＷＢがＬレベル
の場合は、書込制御回路１０´は、動作モードが指定さ
れたと判断し、そのときのデータ入出力端子ＤＱ１〜Ｄ
Ｑ４に与えられるビット指定信号がＬレベルのときは、
ビット指定信号に続いて与えられる入力データの書込を
禁止する。一方、ビット指定信号がＬレベルのときは、
ビット指定信号に続いて与えられる入力データの書込を
許可する。
＊ＲＡＳ信号の立下りで動作モード指定信号＊ＷＢがス
トローブされる。動作モード指定信号＊ＷＢがＬレベル
の場合は、書込制御回路１０´は、動作モードが指定さ
れたと判断し、そのときのデータ入出力端子ＤＱ１〜Ｄ
Ｑ４に与えられるビット指定信号がＬレベルのときは、
ビット指定信号に続いて与えられる入力データの書込を
禁止する。一方、ビット指定信号がＬレベルのときは、
ビット指定信号に続いて与えられる入力データの書込を
許可する。
【００６０】図９は、図８の書込制御回路および入力バ
ッファのブロック図である。同図を参照して、書込制御
回路１０´は読出制御回路９と同様にマスクイネーブル
信号発生回路１０ａ、マスクレジスタ１０ｂ１〜１０ｂ
４およびＯＲゲート１０ｃ１〜１０ｃ４を含む。入力バ
ッファ８は、データ出力バッファ８１〜８４を含む。マ
スクイネーブル信号発生回路１０ａは、＊ＲＡＳ信号の
立下りで＊ＷＢ信号をストローブし、＊ＷＢ信号がＬレ
ベルのときは、マスクイネーブル信号を発生する。マス
クレジスタ１０ｂ１〜１０ｂ４はマスクイネーブル信号
に応答して、対応するデータ入出力端子ＤＱｊに与えら
れるビット指定信号を一時保持する。ＯＲゲート１０ｃ
１〜１０ｃ４は内部書込イネーブル信号＊ＷＥと対応す
るマスクレジスタ７ｂａに保持されたビット指定信号と
に応答して、ビットごとの書込を制御する信号ＷＣｊを
発生する。書込制御信号ＷＣｊがＬレベルのときは、そ
のビットへの書込が許可され、ＷＣａがＨレベルのとき
は、そのビットへの書込が禁止される。
ッファのブロック図である。同図を参照して、書込制御
回路１０´は読出制御回路９と同様にマスクイネーブル
信号発生回路１０ａ、マスクレジスタ１０ｂ１〜１０ｂ
４およびＯＲゲート１０ｃ１〜１０ｃ４を含む。入力バ
ッファ８は、データ出力バッファ８１〜８４を含む。マ
スクイネーブル信号発生回路１０ａは、＊ＲＡＳ信号の
立下りで＊ＷＢ信号をストローブし、＊ＷＢ信号がＬレ
ベルのときは、マスクイネーブル信号を発生する。マス
クレジスタ１０ｂ１〜１０ｂ４はマスクイネーブル信号
に応答して、対応するデータ入出力端子ＤＱｊに与えら
れるビット指定信号を一時保持する。ＯＲゲート１０ｃ
１〜１０ｃ４は内部書込イネーブル信号＊ＷＥと対応す
るマスクレジスタ７ｂａに保持されたビット指定信号と
に応答して、ビットごとの書込を制御する信号ＷＣｊを
発生する。書込制御信号ＷＣｊがＬレベルのときは、そ
のビットへの書込が許可され、ＷＣａがＨレベルのとき
は、そのビットへの書込が禁止される。
【００６１】図１０は、図７のＤＲＡＭ装置を用いた画
像データ発生装置を示すブロック図である。同図を参照
して、この画像データ発生装置が図５の画像データ発生
装置と異なるところは、所望のビットの読出／書込を禁
止することのできるＤＲＡＭ装置Ｍ１´、Ｍ２´および
Ｍ３´が用いられていることである。その他の回路につ
いて図５と同様の構成である。
像データ発生装置を示すブロック図である。同図を参照
して、この画像データ発生装置が図５の画像データ発生
装置と異なるところは、所望のビットの読出／書込を禁
止することのできるＤＲＡＭ装置Ｍ１´、Ｍ２´および
Ｍ３´が用いられていることである。その他の回路につ
いて図５と同様の構成である。
【００６２】図１１は、図１０の画像データ発生装置の
書込動作を説明するためのタイミングチャートである。
同図を参照して、図６のタイミングチャートと異なると
ころは、＊ＯＥ１信号、＊ＯＥ２信号および＊ＯＥ３信
号がＨレベルにされ、かつ書込イネーブル信号＊ＷＥ１
〜＊ＷＥ３信号、＊ＣＡＳ信号の立下り後にアクティブ
にされていることである。
書込動作を説明するためのタイミングチャートである。
同図を参照して、図６のタイミングチャートと異なると
ころは、＊ＯＥ１信号、＊ＯＥ２信号および＊ＯＥ３信
号がＨレベルにされ、かつ書込イネーブル信号＊ＷＥ１
〜＊ＷＥ３信号、＊ＣＡＳ信号の立下り後にアクティブ
にされていることである。
【００６３】それにより各メモリ装置を書込状態にする
ことができる。各メモリデバイスＭ１〜Ｍ３´は、動作
モード指定信号＊ＷＢ１〜＊ＷＢ３およびビット指定信
号に応答して、所望のビット数のデータを書込むことが
できる。したがって、次の図１２に示した画像データ発
生装置であれば、読出ビット数と書込ビット数とを所望
のビット数にすることができる。
ことができる。各メモリデバイスＭ１〜Ｍ３´は、動作
モード指定信号＊ＷＢ１〜＊ＷＢ３およびビット指定信
号に応答して、所望のビット数のデータを書込むことが
できる。したがって、次の図１２に示した画像データ発
生装置であれば、読出ビット数と書込ビット数とを所望
のビット数にすることができる。
【００６４】
【発明の効果】以上の第１の発明であれば、ビット指定
信号により読出を禁止すべきビットを指定することによ
り、半導体記憶装置の有するビット数内で所望のビット
数のデータを出力させることができる。
信号により読出を禁止すべきビットを指定することによ
り、半導体記憶装置の有するビット数内で所望のビット
数のデータを出力させることができる。
【００６５】第１の発明による半導体記憶装置を複数用
いることにより、任意ビット数のデータを高速で読出す
ことのできる画像データ発生装置を得ることができる。
いることにより、任意ビット数のデータを高速で読出す
ことのできる画像データ発生装置を得ることができる。
【００６６】さらに第２の発明であれば、ビット指定信
号により読出／書込を禁止すべきビットを指定すること
により、半導体記憶装置の有するビット数内で任意ビッ
ト数のデータの読出／書込を禁止することができる。
号により読出／書込を禁止すべきビットを指定すること
により、半導体記憶装置の有するビット数内で任意ビッ
ト数のデータの読出／書込を禁止することができる。
【００６７】また、第２の発明による半導体記憶装置を
複数用いることにより、任意ビット数のデータを高速で
読出／書込をすることのできる画像データ発生装置が得
られる。
複数用いることにより、任意ビット数のデータを高速で
読出／書込をすることのできる画像データ発生装置が得
られる。
【図１】本発明の一実施例を示すＤＲＡＭ装置のブロッ
ク図である。
ク図である。
【図２】図１のＤＲＡＭ装置のタイミングチャート図で
ある。
ある。
【図３】図１の読出制御回路および出力バッファのブロ
ック図である。
ック図である。
【図４】図３の１ビット分の詳細を示す回路図である。
【図５】任意ビット数の画像データを発生する画像デー
タ発生装置のブロック図である。
タ発生装置のブロック図である。
【図６】図５の画像データ発生装置のタイミングチャー
トである。
トである。
【図７】ＤＲＡＭ装置の他の実施例を示すブロック図で
ある。
ある。
【図８】図７のＤＲＡＭ装置の書込動作のタイミングチ
ャートである。
ャートである。
【図９】図７の書込制御回路および入力バッファのブロ
ック図である。
ック図である。
【図１０】図７のＤＲＡＭ装置を用いた画像データ発生
装置を示すブロック図である。
装置を示すブロック図である。
【図１１】図１０の画像データ発生装置の書込動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図１２】従来の画像データ発生装置のブロック図であ
る。
る。
【図１３】従来の画像データ発生装置のブロック図であ
る。
る。
【図１４】図１３の画像データ発生装置のタイミングチ
ャートである。
ャートである。
１はメモリセルアレイ ２は出力バッファ ８は入力バッファ １０は読出制御回路 １０´は書込制御回路 Ｍ１〜Ｍ３およびＭ１´〜Ｍ３´はメモリデバイス ＊ＷＢは動作モード指定信号 ＤＱ１〜ＤＱ４はデータ入出力端子である。
Claims (5)
- 【請求項１】 各々が１ビットのデータを記憶する複数
のメモリセルを有するメモリセルアレイを含むダイナミ
ック型半導体記憶装置であって、前記半導体記憶装置は
複数ビット単位でデータの読出／書込を行なうことが可
能であり、 前記複数ビットのうちの所望のビットの読出を禁止する
動作モードを指定するための信号を外部から受ける手
段、 前記受けた動作モード指定信号に応答して、前記複数ビ
ットのうちの読出を禁止するビットを指定するためのビ
ット指定信号を外部から受ける手段、および外部的に発
生される読出制御信号と前記ビット指定信号を受ける手
段により受信されたビット指定信号とに基づいて前記所
望のビットの読出を選択的に禁止する読出制御手段を含
むことを特徴とするダイナミック型半導体記憶装置。 - 【請求項２】 前記動作モード指定信号および前記ビッ
ト指定信号は、外部的に発生される行アドレスドローブ
信号のアクティブタイミングで与えられる、前記請求項
１に記載のダイナミック型半導体記憶装置。 - 【請求項３】 各々が１ビットのデータを記憶する複数
のメモリセルを有するメモリセルアレイを含むダイナミ
ック型半導体記憶装置であって、前記半導体記憶装置
は、複数ビット単位でデータの読出／書込を行なうこと
が可能であり、 前記複数ビットのうちの所望のビットの読出／書込を禁
止する動作モードを指定するための信号を外部から受け
る手段、 前記受けた動作モード指定信号に応答して、前記複数ビ
ットのうちの読出／書込を禁止すべきビットを指定する
ためのビット指定信号を外部から受ける手段、 外部的に発生される読出制御信号と前記ビット指定信号
受信手段により受信されるビット指定信号とに基づいて
所望のビットの読出を選択的に禁止する読出制御手段、
および外部的に発生される書込制御信号と前記ビット指
定信号受信手段により受信されたビット指定信号とに基
づいて前記所望のビットの書込を選択的に禁止する書込
制御手段とを含むことを特徴とするダイナミック型半導
体記憶装置。 - 【請求項４】 任意ビット数の画像データを発生する画
像データ発生装置であって、 前記画像データ発生装置は、複数ビット単位でデータの
読出／書込を行なうことができる複数のダイナミック型
半導体記憶装置と、各前記ダイナミック型半導体記憶装
置を書込状態にするための信号、読出状態にするための
信号、前記複数ビットのうちの所望のビットの読出を禁
止する動作モードを指定するための信号、および前記複
数ビットのうちの読出を禁止すべきビットを指定するた
めの信号を発生する手段とを備え、 各前記ダイナミック型半導体記憶装置は、 前記信号発生手段により発生された動作モード指定信号
を受ける手段、 該受けた動作モード指定信号に応答して、前記信号発生
手段により発生された読出禁止ビットを指定するための
信号を受ける手段、 および前記信号発生手段により発生された読出状態にす
るための信号と前記受けた読出禁止ビットを指定するた
めの信号とに応答して、前記所望のビットの読出を禁止
する読出制御手段を含むことを特徴とする画像データ発
生装置。 - 【請求項５】 任意ビット数の画像データを発生する画
像データ発生装置であって、 前記画像データは装置は、複数ビット単位のデータの読
出／書込を行なうことができる複数のダイナミック型半
導体記憶装置と、各前記ダイナミック型半導体記憶装置
を書込状態にするための信号、読出状態にするための信
号、前記複数ビットのうちの所望のビットの読出／書込
を禁止する動作モードを指定するための信号、および複
数ビットのうちの読出／書込を禁止すべきビットを指定
するための信号を発生するための手段とを備え、 各前記ダイナミック型半導体記憶装置は、前記信号発生
手段より発生された動作モード指定信号を受ける手段、 前記受けた動作モードを指定信号に応答して、前記信号
発生手段により発生された読出／書込禁止ビットを指定
するための信号を受ける手段、 前記信号発生手段により発生された読出状態にするため
の信号と前記受けた読出禁止ビットを指定するための信
号とに応答して、前記所望のビットの読出を禁止する読
出制御手段、 および前記信号発生手段により発生された書込状態にす
るための信号と前記受けた書込禁止ビットを指定するた
めの信号とに応答して、前記所望のビットへの書込を禁
止する書込制御手段を含むことを特徴とする画像データ
発生装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3200278A JPH0547173A (ja) | 1991-08-09 | 1991-08-09 | ダイナミツク型半導体記憶装置および画像データ発生装置 |
| US07/925,152 US5394366A (en) | 1991-08-09 | 1992-08-06 | Enabling data access of a unit of arbitrary number of bits of data in a semiconductor memory |
| DE4226073A DE4226073C2 (de) | 1991-08-09 | 1992-08-06 | Vorrichtung zur Erzeugung von Daten und Betriebsverfahren für die Vorrichtung |
| KR1019920014260A KR950014906B1 (ko) | 1991-08-09 | 1992-08-08 | 다이너믹 반도체기억장치와 그 동작방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3200278A JPH0547173A (ja) | 1991-08-09 | 1991-08-09 | ダイナミツク型半導体記憶装置および画像データ発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547173A true JPH0547173A (ja) | 1993-02-26 |
Family
ID=16421662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3200278A Withdrawn JPH0547173A (ja) | 1991-08-09 | 1991-08-09 | ダイナミツク型半導体記憶装置および画像データ発生装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5394366A (ja) |
| JP (1) | JPH0547173A (ja) |
| KR (1) | KR950014906B1 (ja) |
| DE (1) | DE4226073C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040078418A (ko) * | 2003-03-04 | 2004-09-10 | 주식회사 하이닉스반도체 | Ｏｔｐ 메모리 장치 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1266450B1 (it) * | 1993-12-07 | 1996-12-30 | Texas Instruments Italia Spa | Mini-memoria cache per memorie di campo. |
| US5983314A (en) * | 1997-07-22 | 1999-11-09 | Micron Technology, Inc. | Output buffer having inherently precise data masking |
| JP2001110182A (ja) * | 1999-10-05 | 2001-04-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100383262B1 (ko) * | 2001-03-19 | 2003-05-09 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 출력방법 |
| KR100443506B1 (ko) * | 2001-10-23 | 2004-08-09 | 주식회사 하이닉스반도체 | 스큐를 감소시키기 위한 출력 회로 |
| WO2003060921A1 (fr) * | 2002-01-11 | 2003-07-24 | Sony Corporation | Circuit a cellule de memoire, memoire, detecteur de vecteur de mouvement et codeur de prediction de compensation de mouvement |
| KR20140030962A (ko) * | 2012-09-04 | 2014-03-12 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 및 그것의 동작 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4897818A (en) * | 1983-12-30 | 1990-01-30 | Texas Instruments Incorporated | Dual-port memory with inhibited random access during transfer cycles |
| JPS60179984A (ja) * | 1984-02-27 | 1985-09-13 | Nec Corp | メモリ回路方式 |
| US5313624A (en) * | 1991-05-14 | 1994-05-17 | Next Computer, Inc. | DRAM multiplexer |
-
1991
- 1991-08-09 JP JP3200278A patent/JPH0547173A/ja not_active Withdrawn
-
1992
- 1992-08-06 DE DE4226073A patent/DE4226073C2/de not_active Expired - Fee Related
- 1992-08-06 US US07/925,152 patent/US5394366A/en not_active Expired - Fee Related
- 1992-08-08 KR KR1019920014260A patent/KR950014906B1/ko not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040078418A (ko) * | 2003-03-04 | 2004-09-10 | 주식회사 하이닉스반도체 | Ｏｔｐ 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5394366A (en) | 1995-02-28 |
| KR950014906B1 (ko) | 1995-12-16 |
| DE4226073A1 (de) | 1993-02-11 |
| KR930005016A (ko) | 1993-03-23 |
| DE4226073C2 (de) | 2002-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |