JPS60179984A - メモリ回路方式 - Google Patents
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- JPS60179984A JPS60179984A JP59035530A JP3553084A JPS60179984A JP S60179984 A JPS60179984 A JP S60179984A JP 59035530 A JP59035530 A JP 59035530A JP 3553084 A JP3553084 A JP 3553084A JP S60179984 A JPS60179984 A JP S60179984A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分動）
本発明はメモリ回路方式、特に多ビットの入出力端子を
持つメモリデバイスを用いるメモリ回路方式に関する。
持つメモリデバイスを用いるメモリ回路方式に関する。
（従来技術）
従来、ＬＳＩ技術金使ったメモリデバイス、特にＲＡＭ
と呼ばれているランダムアクセスメモリは、コンピュー
タのメインメモリ用としては、１ビツト構成のもの、つ
まり１６″刈ｂｌｔ 、 ５−４１ＱＶ×１ 等が主流
であるが、中、小型システム四には端禾、パーソナルコ
ンピュータ等に使われるものには多ビットのデータ入出
力端子（以下Ｉ１０端子という。）を持つデバイスが多
数使われている。これは少数のＩＣで４ビツトあるいは
８ビットなどのシステムにとって必要なビット方向の長
さが簡単に確保できるためである。
と呼ばれているランダムアクセスメモリは、コンピュー
タのメインメモリ用としては、１ビツト構成のもの、つ
まり１６″刈ｂｌｔ 、 ５−４１ＱＶ×１ 等が主流
であるが、中、小型システム四には端禾、パーソナルコ
ンピュータ等に使われるものには多ビットのデータ入出
力端子（以下Ｉ１０端子という。）を持つデバイスが多
数使われている。これは少数のＩＣで４ビツトあるいは
８ビットなどのシステムにとって必要なビット方向の長
さが簡単に確保できるためである。
メモリデバイスとしての機能はどちらも同じでるるか、
１個のＩｃＫ斧数ピッｌ含むだめの問題点が生じている
。それは多ビツトｆｆｌ力、通常それらはデータ入力端
子とデータ出力端子が共通になったＩ１０端子となって
いる、の舎込享メるいは絖出しの制御が個別にできない
点でろる。
１個のＩｃＫ斧数ピッｌ含むだめの問題点が生じている
。それは多ビツトｆｆｌ力、通常それらはデータ入力端
子とデータ出力端子が共通になったＩ１０端子となって
いる、の舎込享メるいは絖出しの制御が個別にできない
点でろる。
第１図（ａ）及び（ｂ）は、それぞれ６４×１及び８
×８ のメモリデバイスを用いて、６４Ｋｗ×８ｂ′″
のメモリシステム綿構成した場合のブロック図である。
×８ のメモリデバイスを用いて、６４Ｋｗ×８ｂ′″
のメモリシステム綿構成した場合のブロック図である。
同図（ａ）に示すように、１ビツト出力である６４ ×
１ のメモリデバイスは８個必要である。、一方同図（
ｂ５−に示すように、８ビットを持つ８Ｍ×８ｂ１′
のメモリデバイスも同様に８個必要である。口１１者の
場合、８Ｉ１０（Ｉｌｏ−〇〜ｌ１Ｏ−７）端子がすべ
て別メモリデバイスで 。
１ のメモリデバイスは８個必要である。、一方同図（
ｂ５−に示すように、８ビットを持つ８Ｍ×８ｂ１′
のメモリデバイスも同様に８個必要である。口１１者の
場合、８Ｉ１０（Ｉｌｏ−〇〜ｌ１Ｏ−７）端子がすべ
て別メモリデバイスで 。
めるため、個々のＩＣに対して書込みあるいは仇出しの
制御がそれぞれのＩ１０端子により可能でるり、第１図
（ａ）のように、書込み制ａ伯号Ｗ１−Ｏ，ＷＥ−１，
・・・・・・、Ｗ”Ｈ−７を各メモリデバイス別に与え
る。これに対して後者の場合、ワード方向が８個重なり
６４”構成になり、ビット方向はそれぞれのメモリデバ
イスに８ビット分含んでいる。従って、書込み制ＭＪｉ
Ｍ号Ｗ’Ｅでの制御は、８ビットまとめての処理しかで
きない。任意のＩ１０端子にのみ誓込みを行ない、他の
Ｉ１０端子には書込みを行なわない場合には対処で＠な
い。つまり、ピットル位での曹込み／続出しの個別の処
理が不可能である。
制御がそれぞれのＩ１０端子により可能でるり、第１図
（ａ）のように、書込み制ａ伯号Ｗ１−Ｏ，ＷＥ−１，
・・・・・・、Ｗ”Ｈ−７を各メモリデバイス別に与え
る。これに対して後者の場合、ワード方向が８個重なり
６４”構成になり、ビット方向はそれぞれのメモリデバ
イスに８ビット分含んでいる。従って、書込み制ＭＪｉ
Ｍ号Ｗ’Ｅでの制御は、８ビットまとめての処理しかで
きない。任意のＩ１０端子にのみ誓込みを行ない、他の
Ｉ１０端子には書込みを行なわない場合には対処で＠な
い。つまり、ピットル位での曹込み／続出しの個別の処
理が不可能である。
ところで、最近ビデオ関係として重要視される画像表示
用メモリ（ビデオＲＡＭ）の場合、ビット単位でのデー
タ処理とワニド単位での処理が同時に行なわれている。
用メモリ（ビデオＲＡＭ）の場合、ビット単位でのデー
タ処理とワニド単位での処理が同時に行なわれている。
このようなシステムでは多ビツトＩ１０端子を持つデバ
イスは任意ビットのみの書込みのときには、リード・モ
ディファイ・ライトの砂能により一度続出したデータを
不必要な書込みをすることにより使用することはできる
。
イスは任意ビットのみの書込みのときには、リード・モ
ディファイ・ライトの砂能により一度続出したデータを
不必要な書込みをすることにより使用することはできる
。
しかし、リード・モディファイ・ライトという特定のタ
イミングでしか使うことができない上に、本来なら行わ
なくてもよい曹込みも必要となり消′ｔＭ電力が増大す
る等の欠点がある。
イミングでしか使うことができない上に、本来なら行わ
なくてもよい曹込みも必要となり消′ｔＭ電力が増大す
る等の欠点がある。
（発明の目的）
本発萌の目的は、上記の欠点全除去することにより、多
ビツトＩ１０端子を持りメモリデバイスに対して、効率
のよい書込み／続出し動作を行なうメモリ回路方式を提
供することにある。
ビツトＩ１０端子を持りメモリデバイスに対して、効率
のよい書込み／続出し動作を行なうメモリ回路方式を提
供することにある。
（発明の構成）
本＠１の発明のメモリ回路方式は、複数個のデータ入出
力端子あるいはデータ入力端子と該各データ入出力端子
あるいはデータ入力端子に対応したデータ入力回路及び
嚢込みパスラインを備え第１の制φ山伯号によってメモ
リセルへの書込み動作の制御を行なうメモリ回路方式に
おいて、約１１記各データ入出力端子あるいはデータへ
力蕗；子に対応した書込み禁止レジスタとＭ１１記デー
タ入力回路の出力゛と前記書込みパスラインとの間に前
記書込み禁止レジスタの出力により制御されるスイッチ
回路と２備え、前記書込み禁止レジスタはｉｉ記メモリ
セルの活性化を行なう第２の制御信号に応じて書込み動
作を行ない、該書込み動作以降に発生するｉｉｌ記弗１
の制両信号による前記メモリセルへの書込み動作におい
て、前記各書込みパスラインへの誉込みをｈす記誓込み
禁止レジスタの出力によりＭｉ＋記スイッチ回路を制御
することにより独立して禁示できるようにすることから
構成される。
力端子あるいはデータ入力端子と該各データ入出力端子
あるいはデータ入力端子に対応したデータ入力回路及び
嚢込みパスラインを備え第１の制φ山伯号によってメモ
リセルへの書込み動作の制御を行なうメモリ回路方式に
おいて、約１１記各データ入出力端子あるいはデータへ
力蕗；子に対応した書込み禁止レジスタとＭ１１記デー
タ入力回路の出力゛と前記書込みパスラインとの間に前
記書込み禁止レジスタの出力により制御されるスイッチ
回路と２備え、前記書込み禁止レジスタはｉｉ記メモリ
セルの活性化を行なう第２の制御信号に応じて書込み動
作を行ない、該書込み動作以降に発生するｉｉｌ記弗１
の制両信号による前記メモリセルへの書込み動作におい
て、前記各書込みパスラインへの誉込みをｈす記誓込み
禁止レジスタの出力によりＭｉ＋記スイッチ回路を制御
することにより独立して禁示できるようにすることから
構成される。
本箱２の発明のメモリ回路方式は、複数個のデータ入出
力端子あるいはデータ入力端子と該各データ入出力端子
るるいはデータ入力端子に対応したデータ入出力回路及
び書込みパスライン金偏え第１の制御信号によってメモ
リセルへの薔込み動、 作の制ａｔ行なうメモリ回路方
式において、前記各データ入出力端子あるいはデータ入
力端子に対応した書込み禁止レジスタ及びＭｉｔ記デー
タ入出力回路の入力バッファを駆動する書込み制御回路
とを備え：前記書込み禁止レジスタはｎｉ１記メセメモ
リセル性化を行なう第２の制御信号に応じて書込み動作
を行ない、該書込み動作以降に発生する前記第１の制御
信号による前記メモリセルへの書込み動作において、前
記各データ入力回路の入力バッファの活性化をＭｉ＋記
書込み禁止レジスタの出力で制御することにより独立し
て禁止で睡るようにすることから構成される。
力端子あるいはデータ入力端子と該各データ入出力端子
るるいはデータ入力端子に対応したデータ入出力回路及
び書込みパスライン金偏え第１の制御信号によってメモ
リセルへの薔込み動、 作の制ａｔ行なうメモリ回路方
式において、前記各データ入出力端子あるいはデータ入
力端子に対応した書込み禁止レジスタ及びＭｉｔ記デー
タ入出力回路の入力バッファを駆動する書込み制御回路
とを備え：前記書込み禁止レジスタはｎｉ１記メセメモ
リセル性化を行なう第２の制御信号に応じて書込み動作
を行ない、該書込み動作以降に発生する前記第１の制御
信号による前記メモリセルへの書込み動作において、前
記各データ入力回路の入力バッファの活性化をＭｉ＋記
書込み禁止レジスタの出力で制御することにより独立し
て禁止で睡るようにすることから構成される。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。初めに、本発明のメモリ回路方式が適用されるメモリ
について説明する。
。初めに、本発明のメモリ回路方式が適用されるメモリ
について説明する。
第２図線多ビツト１１０端子を持り几ＡＭの構成を示す
ブロック図、第３図はその部分詳細回路である。ここで
は４ビツト１１０端子構成を例として説明を行なうが、
他の複数ビットの場合も同様である。又、行制御他号Ｒ
Ａ茗と列制御信号じτ石によるマルチアドレス型のメモ
リについて説明する。
ブロック図、第３図はその部分詳細回路である。ここで
は４ビツト１１０端子構成を例として説明を行なうが、
他の複数ビットの場合も同様である。又、行制御他号Ｒ
Ａ茗と列制御信号じτ石によるマルチアドレス型のメモ
リについて説明する。
行制御伯号几Ａ８により制御される行アドレスバッファ
１と、行アドレスデコーダ２により、アドレス入力端子
Ａ、 、Ａ１．・・・・・・、Ｎ、のレベルに応じて、
任意のワード線１９（ｉ−活性化し、メモリセル２０に
記憶されたデータ金続出し、その後センスアンプ（図示
していない。）により増幅を行ない、ζット線を低レベ
ルあるいは高レベルに同定する。一方、列制御信号σＴ
Ｉにより制御される列アドレスバッファ４は行アドレス
入力のラッチをした後、アドレス入力端子Ａｎ、Ａ！、
・・・・・・、Ａｆｉレベルｆ内部にラッチ、Ｌ（Ｙｏ
、７．）、（Ｙｌ、Ｙｌ）ｔ・・・・・・＝（Ｙ、Ｙｎ
）出力を決定する。列デコーダ５Ｅにより同時に列デコ
ーダ出力回路６の４ベアスイツチングトランジスタ（Ｑ
！、Ｑｌ’ ） 、 （Ｑ２ 、Ｑｚ’ ） 。
１と、行アドレスデコーダ２により、アドレス入力端子
Ａ、 、Ａ１．・・・・・・、Ｎ、のレベルに応じて、
任意のワード線１９（ｉ−活性化し、メモリセル２０に
記憶されたデータ金続出し、その後センスアンプ（図示
していない。）により増幅を行ない、ζット線を低レベ
ルあるいは高レベルに同定する。一方、列制御信号σＴ
Ｉにより制御される列アドレスバッファ４は行アドレス
入力のラッチをした後、アドレス入力端子Ａｎ、Ａ！、
・・・・・・、Ａｆｉレベルｆ内部にラッチ、Ｌ（Ｙｏ
、７．）、（Ｙｌ、Ｙｌ）ｔ・・・・・・＝（Ｙ、Ｙｎ
）出力を決定する。列デコーダ５Ｅにより同時に列デコ
ーダ出力回路６の４ベアスイツチングトランジスタ（Ｑ
！、Ｑｌ’ ） 、 （Ｑ２ 、Ｑｚ’ ） 。
（Ｑａ 、Ｑａ’ ） 、（Ｑ４ 、Ｑ４〆）を駆動し
て４工１０パスライン（１５，１６，１７，１８）と４
ビツト線（２１，２２゜２３．２４）を接続する。デー
タアンプ７．８，９，１０は続出し時に、データアンプ
活性化信号ＤＥ＋によりＩ１０パスライン（１５，１６
，１７，１８） 上の差信号を増幅する働きを行なう。
て４工１０パスライン（１５，１６，１７，１８）と４
ビツト線（２１，２２゜２３．２４）を接続する。デー
タアンプ７．８，９，１０は続出し時に、データアンプ
活性化信号ＤＥ＋によりＩ１０パスライン（１５，１６
，１７，１８） 上の差信号を増幅する働きを行なう。
１１，１２，１３．１４はＩ１０バッファを示し、続出
し／書込みの制御及びＩ１０端子ｌ１０−０ 、 ｌ１
０−１ 、 ｌ１０−２ 。
し／書込みの制御及びＩ１０端子ｌ１０−０ 、 ｌ１
０−１ 、 ｌ１０−２ 。
ｌ１０−３ の制御を行なう。なお、３はメモリセルア
レイ部である。
レイ部である。
第４図は本箱、１の発明の第１の実施例に用いられるＩ
１０バッファを示す回路図である。ここでは第２図のＩ
１０バッファ１１の場合について示しであるが、他の場
合についても同様である。本実施例の■ン０バッファ１
１は出力バッファ２６と、入力バッファ２７と、書込み
禁止感知回路２８及びバッファ回路２９とからなる書込
み禁止レジスタ３４と、入力バッ７ア出力とＩ１０パス
ライン１５との接続を書込み禁止レジスタ３４の出力に
より制御されるスイッチング回路３０とから構成される
。
１０バッファを示す回路図である。ここでは第２図のＩ
１０バッファ１１の場合について示しであるが、他の場
合についても同様である。本実施例の■ン０バッファ１
１は出力バッファ２６と、入力バッファ２７と、書込み
禁止感知回路２８及びバッファ回路２９とからなる書込
み禁止レジスタ３４と、入力バッ７ア出力とＩ１０パス
ライン１５との接続を書込み禁止レジスタ３４の出力に
より制御されるスイッチング回路３０とから構成される
。
次に、本実＆別の動作ｔ−第５図に示す動作タイミング
図と第９図に示すタイミング論理図を参照して説明する
。
図と第９図に示すタイミング論理図を参照して説明する
。
続出し萌は、入力バッファ２７及び書込み禁止感知回路
２８及びスイッチング回路３０は非活性のままで、出力
バッファ２６により任意のピット線上のブータラ続出す
。通常の書込み／＠出しサイクルの識別は列制御信号σ
Ａｓが立下る位置での書込み制御信号Ｗ丁のレベルによ
り行なわれる。
２８及びスイッチング回路３０は非活性のままで、出力
バッファ２６により任意のピット線上のブータラ続出す
。通常の書込み／＠出しサイクルの識別は列制御信号σ
Ａｓが立下る位置での書込み制御信号Ｗ丁のレベルによ
り行なわれる。
しかし、本実施例では、それぞれのＩ１０端子の独立し
た書込み／読出し制御を、行制御信号に１石の立下り時
の書込制御信すＷｌと１１０端子のレベルによ！７識別
するようにしている。すなわち、書込み禁止感知回路２
８により上記機能が達成されるわけで、その出力ＷＣ、
−Ｏは書込みを行なう時は高レベル、禁止する場合は低
レベルとなる。
た書込み／読出し制御を、行制御信号に１石の立下り時
の書込制御信すＷｌと１１０端子のレベルによ！７識別
するようにしている。すなわち、書込み禁止感知回路２
８により上記機能が達成されるわけで、その出力ＷＣ、
−Ｏは書込みを行なう時は高レベル、禁止する場合は低
レベルとなる。
出力ＷＣｏ Ｏはバッファ回路２９を介してその出力Ｗ
Ｃ，−Ｑ となり、スイッチング１５号としてスイッチ
ング回路３０へ伝達される。出力Ｗｅ″１−〇が曹込み
禁止時には、低レベルのままであるので、■１０パスラ
イン１５と入力バッ７ア２７は切離された状態となり、
たとえ、書込み制御信号灯による書込み命令が刈制御信
号στ］−と同期して入力されてもＩ１０パスライン、
ビット線及びメモリセルへの書込みは行なわれない。
Ｃ，−Ｑ となり、スイッチング１５号としてスイッチ
ング回路３０へ伝達される。出力Ｗｅ″１−〇が曹込み
禁止時には、低レベルのままであるので、■１０パスラ
イン１５と入力バッ７ア２７は切離された状態となり、
たとえ、書込み制御信号灯による書込み命令が刈制御信
号στ］−と同期して入力されてもＩ１０パスライン、
ビット線及びメモリセルへの書込みは行なわれない。
つまり、曹込み制御は、行制御ＯＮ号Ｗτ１の立下り時
の書込み制御信号ＷＥと、Ｉ１０喘子■１０−０のレベ
ル及び列制御信号ｅＡ８の立下り以降の書込み制御信号
ＷＥのレベルによる２つの組合せにより行なわれる。す
なわち、書込み動作が開始する以前Ｋ、１１０端子のレ
ベルを外部から低レベルあるいは畠レベルと制御するこ
とにより、それぞれのＩ１０端子を独立に書込み／続出
しサイクルの選択ができるようになる。この機能により
多ピッ） Ｉｌｏの端子を持りメモリの欠点であるＩ１
０端子毎の独立した書込み／ａ出し制御音、本来のメモ
リ機能を損なうことなく実現できる。
の書込み制御信号ＷＥと、Ｉ１０喘子■１０−０のレベ
ル及び列制御信号ｅＡ８の立下り以降の書込み制御信号
ＷＥのレベルによる２つの組合せにより行なわれる。す
なわち、書込み動作が開始する以前Ｋ、１１０端子のレ
ベルを外部から低レベルあるいは畠レベルと制御するこ
とにより、それぞれのＩ１０端子を独立に書込み／続出
しサイクルの選択ができるようになる。この機能により
多ピッ） Ｉｌｏの端子を持りメモリの欠点であるＩ１
０端子毎の独立した書込み／ａ出し制御音、本来のメモ
リ機能を損なうことなく実現できる。
なお、第４図、第９図にオイて、ＰＸＱ、ＰＸＩ。
ｐｙｏ、ｐｙｉはプリチャージ信号、几ＥＦ’は基準レ
ベル、ＶＣＣは電、源でμ下の図においても同様である
。
ベル、ＶＣＣは電、源でμ下の図においても同様である
。
第６図は木彫１の発明の第２の実施例に用いられるＩ１
０バッファを示す回路図で、第４図と同様に第２図の１
１０バツフア１１の地合について示しである。本実施例
は、毎サイクル各Ｉ１０端子の書込み制ａをセットする
のではなく、書込み制御用のレジスタを各Ｉ１０端子毎
に設け、そのレジスタの内容により書込み制御ｌＩを行
なう方式である。この場合１．誓込み制御用のレジスタ
の内容ｔ−書換えないかぎり、各Ｉ１０端子の書込み制
御状態は変わらず毎サイクルセットする必要がなくなる
。
０バッファを示す回路図で、第４図と同様に第２図の１
１０バツフア１１の地合について示しである。本実施例
は、毎サイクル各Ｉ１０端子の書込み制ａをセットする
のではなく、書込み制御用のレジスタを各Ｉ１０端子毎
に設け、そのレジスタの内容により書込み制御ｌＩを行
なう方式である。この場合１．誓込み制御用のレジスタ
の内容ｔ−書換えないかぎり、各Ｉ１０端子の書込み制
御状態は変わらず毎サイクルセットする必要がなくなる
。
第６図を参照すると、本実施例のＩ１０バッフプ１１′
は、工１０パスライン１５に接続された出力バッファ２
６と、人力バッファ２７と、書込み禁止感知回路２８′
、バッファ回路２９’、Ｉ１０端子レベルの増幅回路３
１及び書込み制御用のレジスタ３２からなる書込み禁止
レジスタ３４／と、入力バッファ出力とＩ１０パスライ
ン１５との接続を書込み禁止レジスタの出力ｗｅ３−ｉ
により制御されるスイッチング回路３ｏとから構成され
る。
は、工１０パスライン１５に接続された出力バッファ２
６と、人力バッファ２７と、書込み禁止感知回路２８′
、バッファ回路２９’、Ｉ１０端子レベルの増幅回路３
１及び書込み制御用のレジスタ３２からなる書込み禁止
レジスタ３４／と、入力バッファ出力とＩ１０パスライ
ン１５との接続を書込み禁止レジスタの出力ｗｅ３−ｉ
により制御されるスイッチング回路３ｏとから構成され
る。
次に、本実施例の動作を第７図に示す動作タイミング図
と第９図に示すタイミング論理図を参照してお１明する
。
と第９図に示すタイミング論理図を参照してお１明する
。
書込み禁止感知回路２８′により、書込みを禁止状態に
変化したいときのみ行制御信号π１下の立下りからワー
ドライン活性化信号ｋＡの立上９までの間、扁レベルに
なる出カＷＣｏ’ｒ先ずつくり、バッファ回路２９′に
より出方ｗｅ１ ｅ出力する。
変化したいときのみ行制御信号π１下の立下りからワー
ドライン活性化信号ｋＡの立上９までの間、扁レベルに
なる出カＷＣｏ’ｒ先ずつくり、バッファ回路２９′に
より出方ｗｅ１ ｅ出力する。
従って、書込み禁止感知回路２８′及びバッファ２９′
はＩ１０端子毎でなく全体の共通回路でよい。
はＩ１０端子毎でなく全体の共通回路でよい。
このバッファ回路２９′の出力 ＷＣｌ の制御により
、Ｉ１０端子レベルの増幅回路３１の出力Ｗｅ２−１は
、フリップフロップで構成さｔしるレジスタ３２にレッ
テされ、そのラッチされたデータは、その出力ＷＣｓ−
１となりスイッチ信号として、スイッチング回路３０に
接続されている。レジスタ３２の曹倣えは、Ｉ１０停、
ｆレベルの増幅回路３１０制御伯号となるバッファ回路
２９′の出力☆Ｃ１の粘性化時のみ行なわれるので、毎
サイクル−書込み制御４Ｍ号ＷＩ及びＪ１０端子のレベ
ルを行制御信号Ｗτ１の立下り時に一１ｊ御する必要が
ない。レジスタ３２内容は負荷トランジスタＱ１１゜Ｑ
１２と７リツプフロツプトランジスタ’Ｊｌａ １Ｑ１
４によりラッチされるので、−反セットした後は電源書
込み制御信号Ｗ１が共に低レベルになる状態が 。
、Ｉ１０端子レベルの増幅回路３１の出力Ｗｅ２−１は
、フリップフロップで構成さｔしるレジスタ３２にレッ
テされ、そのラッチされたデータは、その出力ＷＣｓ−
１となりスイッチ信号として、スイッチング回路３０に
接続されている。レジスタ３２の曹倣えは、Ｉ１０停、
ｆレベルの増幅回路３１０制御伯号となるバッファ回路
２９′の出力☆Ｃ１の粘性化時のみ行なわれるので、毎
サイクル−書込み制御４Ｍ号ＷＩ及びＪ１０端子のレベ
ルを行制御信号Ｗτ１の立下り時に一１ｊ御する必要が
ない。レジスタ３２内容は負荷トランジスタＱ１１゜Ｑ
１２と７リツプフロツプトランジスタ’Ｊｌａ １Ｑ１
４によりラッチされるので、−反セットした後は電源書
込み制御信号Ｗ１が共に低レベルになる状態が 。
行制佃１信号Ｗτ■の立下り時に発生して始めて沓込み
禁止になる。ここで、ＯＥＩ／′ｉ呂カパッファ書込み
の活性化信号であるため、同時に低レベルになることは
実使用上ではあり得ないため、この機能を使わない場合
にも障害にならない。
禁止になる。ここで、ＯＥＩ／′ｉ呂カパッファ書込み
の活性化信号であるため、同時に低レベルになることは
実使用上ではあり得ないため、この機能を使わない場合
にも障害にならない。
更に、レジスタ３２として柑いるフリップフロップの負
荷トランジスタＱｕの電流能力（ｇｍ）ｋＱ１２のそれ
よりも大きくして電源投入時に出力ｗｅ ３−１が商レ
ベルになるような回路を用いることにより、電源投入後
に誉込み禁止が自動的にセットされる仁とを防げる。
荷トランジスタＱｕの電流能力（ｇｍ）ｋＱ１２のそれ
よりも大きくして電源投入時に出力ｗｅ ３−１が商レ
ベルになるような回路を用いることにより、電源投入後
に誉込み禁止が自動的にセットされる仁とを防げる。
又、第７図には、２つのＩ１０端子（Ｉｌｏ−０、ｌ１
Ｏ−１）に関して本実施例を用いて、独立に制御してい
る例を示している。
Ｏ−１）に関して本実施例を用いて、独立に制御してい
る例を示している。
本実施例では、レジスタにラッチ機能があるため、通電
の書込み／続出しサイクルとは別にレジスタ全セットす
るだめのサイクルを独立しておけ子の特殊なレベル制御
は必要としない。
の書込み／続出しサイクルとは別にレジスタ全セットす
るだめのサイクルを独立しておけ子の特殊なレベル制御
は必要としない。
以上説明したように、本実施例の特徴は、書込′みの制
御データをレジスタ３２にラッチすることにより、畳込
み制御条ｆ！ｌ”を変更するときのみ、行制御信号Ｗτ
１の立下り時にＩ１０端子レベルと書込み制御信号ＷＥ
の制御を行なえば、それμ外の変更する必要のないとき
は人力レベルの制御が不必要になる。
御データをレジスタ３２にラッチすることにより、畳込
み制御条ｆ！ｌ”を変更するときのみ、行制御信号Ｗτ
１の立下り時にＩ１０端子レベルと書込み制御信号ＷＥ
の制御を行なえば、それμ外の変更する必要のないとき
は人力レベルの制御が不必要になる。
第８図は本箱２の発明の一実施例に用いられるＩ１０バ
ッファの回路図で、これまでと同様に第２図のＩ１０バ
ッファ１１の場合について示しである。
ッファの回路図で、これまでと同様に第２図のＩ１０バ
ッファ１１の場合について示しである。
本実施例は、入力バッファとＩ１０パスラインの間にス
イッチング回路を設けるのではなく、入直接制御するも
のである。
イッチング回路を設けるのではなく、入直接制御するも
のである。
第８図を参照すると、本実施例のＩ１０バッファ１１“
は、Ｉ１０パスライン１５に接続され九田カバッファ２
６′と、盛込み禁止感知回路２８′、バッファ回路２９
′、増幅回路３１及び憾込み制御用のレジスタ３２′と
からなる書込禁止レジスタ３４＃と、人力バッ７ア２７
′と、曹込み禁止レジスタ３４“の出力Ｗｅ ３−１に
より人力バッファ２７を駆動する畳込み制御回路３３と
から構成される。ここで書込み禁止レジスタ３４′は第
７図の書込み禁止レジスタ３４′の出力ＷＣａ−１の反
転出力ＷＣ，−１を出力するようにしたものである。
は、Ｉ１０パスライン１５に接続され九田カバッファ２
６′と、盛込み禁止感知回路２８′、バッファ回路２９
′、増幅回路３１及び憾込み制御用のレジスタ３２′と
からなる書込禁止レジスタ３４＃と、人力バッ７ア２７
′と、曹込み禁止レジスタ３４“の出力Ｗｅ ３−１に
より人力バッファ２７を駆動する畳込み制御回路３３と
から構成される。ここで書込み禁止レジスタ３４′は第
７図の書込み禁止レジスタ３４′の出力ＷＣａ−１の反
転出力ＷＣ，−１を出力するようにしたものである。
次に、本実施例の動作を第９図に示すタイミング論理図
を参照して説明する。書込み活性化信号Ｗ１−２奮発午
する書込み制御回路３３は、省込み禁止レジスタ３４“
の出力ＷＣ３−１が低レベル時のみ駆動できる。この出
力ｗｃａ−１は書込み禁止を行なわない時のみ低レベル
となる。書込み活性化信号Ｗ１−２により入力バッファ
２７′の活性化全行ない、Ｉ１０パスライン１５を駆動
する。書込み制御回路３３は各Ｉ１０に設けることによ
り、独立して入力バッファ２７′を駆動でき、スイッチ
ング手段を設けることなく、目的を連することができる
。
を参照して説明する。書込み活性化信号Ｗ１−２奮発午
する書込み制御回路３３は、省込み禁止レジスタ３４“
の出力ＷＣ３−１が低レベル時のみ駆動できる。この出
力ｗｃａ−１は書込み禁止を行なわない時のみ低レベル
となる。書込み活性化信号Ｗ１−２により入力バッファ
２７′の活性化全行ない、Ｉ１０パスライン１５を駆動
する。書込み制御回路３３は各Ｉ１０に設けることによ
り、独立して入力バッファ２７′を駆動でき、スイッチ
ング手段を設けることなく、目的を連することができる
。
以上の実施例は、すべて入出力端子が共通になったＩ１
０コモンのメモリを使って説明を行なったが、入力と出
力が独立したＩ１０分離型の多ビツトメモリでも同じよ
うな応用が可能である。この場合畳込み禁止をセットす
る入力端子はデータ入力端子ある陽はデータ出力端子の
どちらでも可能である。又、上記の実施例で用いた各回
路はそれぞれ一例ｆｔボしたものであり、本発明はこれ
により制限されることはない。
０コモンのメモリを使って説明を行なったが、入力と出
力が独立したＩ１０分離型の多ビツトメモリでも同じよ
うな応用が可能である。この場合畳込み禁止をセットす
る入力端子はデータ入力端子ある陽はデータ出力端子の
どちらでも可能である。又、上記の実施例で用いた各回
路はそれぞれ一例ｆｔボしたものであり、本発明はこれ
により制限されることはない。
（発明の効果）
以上詳細説明したとおり、本発明によれば、上記構成に
より、複数個のデータ入力あるいはデータ入出力端子ケ
有するメモリにおいて書込み動作により、ビット単位で
の書込み／続出しを必要とする分野での使用が大輪が改
善され、システムとしてのパーフォーマンスが向上する
ところのメモリ回路方式が得られる。
より、複数個のデータ入力あるいはデータ入出力端子ケ
有するメモリにおいて書込み動作により、ビット単位で
の書込み／続出しを必要とする分野での使用が大輪が改
善され、システムとしてのパーフォーマンスが向上する
ところのメモリ回路方式が得られる。
第１図（ａ）、（ｂ） はメモリシステムの構成例を示
すブロック図、第２図は多ビットＩ／（ｌｉ子を持つ）
ＬＡＭの構成を示すブロック図、第３図はその部分詐細
回路図、第４図は水弟１の発明の第１の実施例に用いら
れるＩ１０バッファを示す回路図、第５１ン（はその動
作タイミングチャート、第６図は本′！Ｉ＆１の発明の
第２の実施例に用いられる工１０バッファを示す回路図
、′ｓ７図はその動作タイミングチャート、第８図は水
弟２の発明の一実施例に用いられるＩｌｏ・バッファを
示す回路図、第９図は第４図、第６図、第８図の回路の
タイミング論理図である。 １・・・・・・行アドレスバッファ、２・・・・・・行
アドレスデコーダ、３・・・・・・メモリセルアレイ、
４・・・・・・ダリアドレスバッファ、５・・・・・・
列デコーダ、６・・・・・・列テコーダ出力回路、７〜
１０・・・・・・データアンプ、１１〜１４・・・・・
・Ｉ１０バッファ、 １５〜１８・・・・・・１１０パ
スライン、１９・・・・・・ワード線、２０・・・・・
・メモリセル１．２１〜２４・・・・・・ビット線、２
５・・・・・・夕１」デコーダ回路、２６ 、２６’・
・・・・・出力バッファ、２７ 、２７’・・・・・・
Δ力バッファ、２８ 、２８’″・・・・・・書込み禁
止感知回路、２９ 、２９’・・・・・・バッファ回路
、３０・パ・・・スイッチング回路、３１・・・・・・
増幅回路、３２・・・・・・レジスタ、３３・・・・・
・書込み制御回路、３４．３４’。 ３４〃・・・・・・畳込禁止レジスタ、Ａ（１，ＡＩ、
・・・・・・ Ａｎ・・・・・・アドレス入力端子、σ
Ｘ■・・・・・・列制御信号、ＤＥｌ・・・・・・ ゛
データア／プ活性化ＰＸＯ，ＰＸｒ、ＰＹｏ、ＰＹｌ、
・・・・・・プリチャージ信号、Ｑ１〜Ｑａ ＋ Ｑ、
ｔ’−Ｑ４’ ｅＱｔｔ−Ｑｔ＋・・・・・・Ｎチャネ
ル１’ＷＯＳトランジスタ、１１石・・・・・・行制御
信号、Ｒ人・・・・・・ワードライン粘性化信号、凡Ｅ
・・・・・・列デコーダ活性化信号、ＢＥＥ’・・・−
・・基準レベル、ｖｃＣ・・・・・・電源、ＷＯ，ＷＯ
−２，Ｗｌ、Ｗｌ−２，・・・・・・書込み活性化信号
、 ＷＣＯ，ＷＣｏ−０，ＷＣｌ、ＷＣｌ−０，シシＣ
２−１。 ＷＯ２−１、、ＷＯ３−１、ＷＣｓ−１−−出力。 亀 、 Ｎ 内 ミ 暴 葎 さ 七妥 （ 榮３頂 ｒ−−−−−−−−−−−−−１
すブロック図、第２図は多ビットＩ／（ｌｉ子を持つ）
ＬＡＭの構成を示すブロック図、第３図はその部分詐細
回路図、第４図は水弟１の発明の第１の実施例に用いら
れるＩ１０バッファを示す回路図、第５１ン（はその動
作タイミングチャート、第６図は本′！Ｉ＆１の発明の
第２の実施例に用いられる工１０バッファを示す回路図
、′ｓ７図はその動作タイミングチャート、第８図は水
弟２の発明の一実施例に用いられるＩｌｏ・バッファを
示す回路図、第９図は第４図、第６図、第８図の回路の
タイミング論理図である。 １・・・・・・行アドレスバッファ、２・・・・・・行
アドレスデコーダ、３・・・・・・メモリセルアレイ、
４・・・・・・ダリアドレスバッファ、５・・・・・・
列デコーダ、６・・・・・・列テコーダ出力回路、７〜
１０・・・・・・データアンプ、１１〜１４・・・・・
・Ｉ１０バッファ、 １５〜１８・・・・・・１１０パ
スライン、１９・・・・・・ワード線、２０・・・・・
・メモリセル１．２１〜２４・・・・・・ビット線、２
５・・・・・・夕１」デコーダ回路、２６ 、２６’・
・・・・・出力バッファ、２７ 、２７’・・・・・・
Δ力バッファ、２８ 、２８’″・・・・・・書込み禁
止感知回路、２９ 、２９’・・・・・・バッファ回路
、３０・パ・・・スイッチング回路、３１・・・・・・
増幅回路、３２・・・・・・レジスタ、３３・・・・・
・書込み制御回路、３４．３４’。 ３４〃・・・・・・畳込禁止レジスタ、Ａ（１，ＡＩ、
・・・・・・ Ａｎ・・・・・・アドレス入力端子、σ
Ｘ■・・・・・・列制御信号、ＤＥｌ・・・・・・ ゛
データア／プ活性化ＰＸＯ，ＰＸｒ、ＰＹｏ、ＰＹｌ、
・・・・・・プリチャージ信号、Ｑ１〜Ｑａ ＋ Ｑ、
ｔ’−Ｑ４’ ｅＱｔｔ−Ｑｔ＋・・・・・・Ｎチャネ
ル１’ＷＯＳトランジスタ、１１石・・・・・・行制御
信号、Ｒ人・・・・・・ワードライン粘性化信号、凡Ｅ
・・・・・・列デコーダ活性化信号、ＢＥＥ’・・・−
・・基準レベル、ｖｃＣ・・・・・・電源、ＷＯ，ＷＯ
−２，Ｗｌ、Ｗｌ−２，・・・・・・書込み活性化信号
、 ＷＣＯ，ＷＣｏ−０，ＷＣｌ、ＷＣｌ−０，シシＣ
２−１。 ＷＯ２−１、、ＷＯ３−１、ＷＣｓ−１−−出力。 亀 、 Ｎ 内 ミ 暴 葎 さ 七妥 （ 榮３頂 ｒ−−−−−−−−−−−−−１
Claims (2)
- （１）複数個のデータ入出力端子あるいはデータ入力端
子と該各データ入出力端子あるいはデータ入力幅；子に
対応したデータ入力回路及び書込みパスライン金偏え第
１の制御信号によってメモリセルへの書込み動作の制御
を行なうメモリ（ロ）路方式において、ｉｉｌ記各デー
タ入畠力端子あるいはデータ入力端子に対応した書込み
禁止レジスタと前記データ入力回路の出力と前記書込み
パスラインとの間にＤｊｌ記書込み禁止レジスタの出力
により制御されるスイッチ回路とを備え、前記書込み禁
止レジスタは口１１記メモリーセルの活性化を行なう第
２の制御信号に応じて書込み動作を行ない、該書込み動
作以降に発生する前記第１の制ｍｌ （Ｎ号による前記
メモリセルへの書込み動作において、前記各書込みパス
ラインへの書込みを前記畳込＋禁止レジスタの出力によ
りｎ１１記ス一イツチ回路を制御することにより独立し
て禁止できるようにすることを特徴とするメモリ回路方
式。 - （２）松数個のデータ入出力端子あるいはデータ入力端
子と該各データ入出力端子あるいはデータ入力端子に対
応したデータ入出力回路及び書込みパスラインを備え第
ｌの制？ＡＪ他号によってメモリセルへの書込み動作の
制御全行なうメモリ回路方式、に−お匹て、７前記各デ
ータ入出力端子あるいはデータ入力端子に対・応した曹
込み禁止Ｃジスタ及び前記データ入出力回路の入力バッ
ファを駆動する畳込み制御１回路と勿１１市え、Ｍｉ＋
記畳込み禁止レジスタはｎ１１記メモリセルの心性化を
行なう！！８２の制御信号に応じて書込み動作全行ない
、該書込み動作以降に発生するｉ＋１記第１の制御信号
によるＤｉ＋記メセメモリセル誉込み動作に２いて、前
記各データ入力回路の入力バッファの活性化を前記書込
み禁止レジスタの出力で制御することにより独立して禁
止できるようにすることを特徴とするメモリ回路方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035530A JPS60179984A (ja) | 1984-02-27 | 1984-02-27 | メモリ回路方式 |
| US06/705,831 US4669064A (en) | 1984-02-27 | 1985-02-26 | Semiconductor memory device with improved data write function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035530A JPS60179984A (ja) | 1984-02-27 | 1984-02-27 | メモリ回路方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60179984A true JPS60179984A (ja) | 1985-09-13 |
Family
ID=12444286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59035530A Pending JPS60179984A (ja) | 1984-02-27 | 1984-02-27 | メモリ回路方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4669064A (ja) |
| JP (1) | JPS60179984A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5369611A (en) * | 1992-03-09 | 1994-11-29 | Oki Electric Industry Co., Ltd. | Memory with selectively active input/output buffers |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151695A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体集積回路装置 |
| US4849875A (en) * | 1987-03-03 | 1989-07-18 | Tandon Corporation | Computer address modification system with optional DMA paging |
| US4891752A (en) * | 1987-03-03 | 1990-01-02 | Tandon Corporation | Multimode expanded memory space addressing system using independently generated DMA channel selection and DMA page address signals |
| DE3885945T2 (de) * | 1987-06-24 | 1994-06-30 | Canon Kk | Farbdrucker. |
| US5101339A (en) * | 1987-08-10 | 1992-03-31 | Tandon Corporation | Computer address modification system using writable mapping and page stores |
| JPH02500224A (ja) * | 1987-08-10 | 1990-01-25 | タンドン コーポレーション | コンピュータ・アドレス変換装置を備えたコンピュータ・システム |
| JPH01241089A (ja) * | 1988-03-23 | 1989-09-26 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| EP0404013B1 (en) * | 1989-06-19 | 1995-12-13 | Nec Corporation | Semiconductor memory device with an improved write control circuit |
| USRE38379E1 (en) * | 1989-08-28 | 2004-01-06 | Hitachi, Ltd. | Semiconductor memory with alternately multiplexed row and column addressing |
| US5089993B1 (en) * | 1989-09-29 | 1998-12-01 | Texas Instruments Inc | Memory module arranged for data and parity bits |
| US5341488A (en) * | 1990-04-11 | 1994-08-23 | Nec Electronics, Inc. | N-word read/write access achieving double bandwidth without increasing the width of external data I/O bus |
| JPH0547173A (ja) * | 1991-08-09 | 1993-02-26 | Mitsubishi Electric Corp | ダイナミツク型半導体記憶装置および画像データ発生装置 |
| JP3218103B2 (ja) * | 1992-12-25 | 2001-10-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2804212B2 (ja) * | 1993-03-05 | 1998-09-24 | 株式会社東芝 | 半導体記憶装置 |
| US5778428A (en) * | 1995-12-22 | 1998-07-07 | International Business Machines Corporation | Programmable high performance mode for multi-way associative cache/memory designs |
| US6529425B2 (en) * | 2000-11-13 | 2003-03-04 | Kabushiki Kaisha Toshiba | Write prohibiting control circuit for a semiconductor device |
| US7796446B2 (en) * | 2008-09-19 | 2010-09-14 | Qimonda Ag | Memory dies for flexible use and method for configuring memory dies |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877085A (ja) * | 1981-10-30 | 1983-05-10 | Fujitsu Ltd | 半導体メモリ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4485461A (en) * | 1982-04-12 | 1984-11-27 | Nippon Electric Co., Ltd. | Memory circuit |
-
1984
- 1984-02-27 JP JP59035530A patent/JPS60179984A/ja active Pending
-
1985
- 1985-02-26 US US06/705,831 patent/US4669064A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877085A (ja) * | 1981-10-30 | 1983-05-10 | Fujitsu Ltd | 半導体メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5369611A (en) * | 1992-03-09 | 1994-11-29 | Oki Electric Industry Co., Ltd. | Memory with selectively active input/output buffers |
Also Published As
| Publication number | Publication date |
|---|---|
| US4669064A (en) | 1987-05-26 |
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