JPH0547182A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な構成で同一の動作条件での信号選択が
可能なマルチプレクサを備えた半導体集積回路装置を提
供する。 【構成】 複数種類の出力回路に対応してエミッタ入力
のベース接地型増幅トランジスタを設け、上記増幅トラ
ンジスタのエミッタを共通にしてワイヤードオア構成と
して電流信号の入力を行い、これらの増幅トランジスタ
が差動的に動作するよう構成してレベル制御回路により
増幅トランジスタのベース電位の制御を行って所望の出
力回路への信号伝達を行う。 【効果】 ワイヤードオア構成と増幅トランジスタのベ
ース電位の静的なレベル設定を利用しているので回路の
簡素化が可能になるとともに、出力選択に無関係に同一
の条件での信号伝達が可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えばＥＣＬ（エミッタ・カップルド・ロジッ
ク）と互換性を持つ入出力インターフェイスを備え、出
力データのビット構成を変更する方式のものに利用して
有効な技術に関するものである。

【０００２】

【従来の技術】電気的に出力ビット構成を×１又は×４
のように変更する方式のスタティック型ＲＡＭの提案が
行われている。このようなスタティック型ＲＡＭに関し
ては、１９９０年『ＶＬＳＩシンポジュム予稿集』頁４
０及び頁４２（1990 Symposiumon VLSI Circuits ) が
ある。

【０００３】

【発明が解決しようとする課題】上記のスタティック型
ＲＡＭでは、２箇所以上の回路を同時に切り替えないと
所望の信号が得られない。また、上記のスタティック型
ＲＡＭでは回路が複雑であるとともにビット構成の切り
替えにより読み出し経路が変わり、これに伴い動作速度
も変わってしまうという問題が生じる。この発明の目的
は、簡単な構成で同一の動作条件での信号選択が可能な
マルチプレクサを備えた半導体集積回路装置を提供する
ことにある。この発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述および添付図面から明ら
かになるであろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数種類の出力回路に対応
してエミッタ入力のベース接地型増幅トランジスタを設
け、上記増幅トランジスタのエミッタを共通にしてワイ
ヤードオア構成として電流信号の入力を行い、これらの
増幅トランジスタが差動的に動作するよう構成してレベ
ル制御回路により増幅トランジスタのベース電位の制御
を行って所望の出力回路への信号伝達を行う。

【０００５】

【作用】上記した手段によれば、ワイヤードオア構成と
増幅トランジスタのベース電位の静的なレベル設定を利
用しているので回路の簡素化が可能になるとともに、出
力選択に無関係に同一の条件での信号伝達が可能にな
る。

【０００６】

【実施例】図４にはこの発明が適用されるスタティック
型ＲＡＭのアドレス選択回路の一実施例のブロック図が
示され、図５にはメモリアレイ部とその周辺回路の一実
施例の回路図が示されている。同図の各回路ブロック及
び回路素子は、公知のＢｉ−ＣＭＯＳ回路の製造技術に
より、単結晶シリコンのような１個の半導体基板上にお
いて形成される。図５において、メモリアレイ部は、一
対の相補データ線Ｄ０，Ｄ０Ｂと、１本のワード線Ｗ０
及びその交差点に設けられる１つのメモリセルＭＣと、
相補データ線Ｄ０，Ｄ０Ｂに設けられる負荷回路が代表
しとして例示的に示されている。メモリセルＭＣが結合
される相補データ線Ｄ０，Ｄ０Ｂには、負荷としてＰチ
ャンネルＭＯＳＦＥＴＱ１０，Ｑ１１が接続される。こ
れらのＭＯＳＦＥＴＱ１０，Ｑ１１のゲートは、定常的
に負の電源電圧ＶＥＥに接続され抵抗素子として動作す
る。上記負荷ＭＯＳＦＥＴＱ１０，Ｑ１１には、それぞ
れ並列形態にＭＯＳＦＥＴＱ１２，Ｑ１３が設けられ
る。これらのＭＯＳＦＥＴＱ１２，Ｑ１３は、そのゲー
トにＹ選択信号ＹＳと書き込み信号Ｗの論理出力ＹＳ・
Ｗが供給される。これにより、書き込み時と読み出し時
との相補データ線の負荷を変化させ、動作速度を速くし
ている。

【０００７】図４において、Ｘ系のアドレス信号は、Ｘ
０ないしＸ５の６ビットからなり、３ビットづつのアド
レス信号Ｘ０〜Ｘ２とＸ３〜Ｘ５とを受けるアドレスバ
ッファＸＡＤＢ０〜ＸＡＤＢ５の出力信号がＮＡＮＤ
（ナンド）回路に供給されて、ここでプリデコード動作
が行われる。上記外部端子から供給されるＸ系のアドレ
ス信号は、ＥＣＬレベルである。入力バッファ内のレベ
ル変換用アンプＬＶＡとレベル変換回路ＬＶＣによって
ＣＭＯＳレベルに変換される。このようにレベル変換さ
れた内部アドレス信号をプリデコーダ回路でおのおの８
信号に分割され、その組み合わせにより６４個からなる
ワードドライバＷＤの入力信号が形成される。すなわ
ち、８個づつのプリデコーダ回路の出力信号がワードド
ライバＷＤの２つの入力に供給されることから、全体で
６４個のワードドライバＷＤが設けられて６４本のワー
ド線の択一的な選択動作を行うようにされる。

【０００８】上記の構成では、１つのレベル変換回路の
出力信号は、８個のプリデコーダ回路の入力に供給され
る。そのため、８個からなるプリデコーダ回路の入力容
量やそれらを接続する配線容量が比較的大きくされる。
しかし、出力部がトーテンポール型プッシュプル出力ト
ランジスタにより構成されるＢｉ−ＣＭＯＳ回路を用い
ることにより、上記比較的大きな負荷容量を高速に駆動
することができる。言い換えるならば、ワードドライバ
ＷＤの入力信号を高速にハイレベルとロウレベルに相互
に変化させることができる。

【０００９】図５において、ワードドライバＷＤの出力
に結合されるワード線には、メモリセルＭＣが接続され
る。このメモリセルの具体的回路は、図示しないが、Ｐ
チャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴか
らなるＣＭＯＳインバータ回路の入力と出力とを交差接
続されたラッチ回路と、その一対の入出力と一対の相補
データ線（ビット線又はディジット線）との間に設けら
れるアドレス選択用の伝送ゲートＭＯＳＦＥＴとから構
成される。上記ＣＭＯＳインバータ回路を構成するＰチ
ャンネルＭＯＳＦＥＴに代えて、ポリシリコン層からな
る高抵抗を用いるものであってもよい。

【００１０】上記相補データ線Ｄ０，Ｄ０Ｂ等は、特に
制限されないが、Ｐチャンネル型のスイッチＭＯＳＦＥ
ＴＱ１４，Ｑ１５を介して一対からなる読み出し用共通
データ線ＲＣＤに接続される。この読み出し用共通デー
タ線ＲＣＤには、次のようなプリセンスアンプＰＳＡが
設けられる。上記読み出し用共通相補データ線ＲＣＤに
読み出され信号は、エミッタフォロワトランジスタＴ１
２，Ｔ１３、レベルシフト用のダイオード形態のトラン
ジスタＴ１４，Ｔ１５を介して差動トランジスタＴ１
６，Ｔ１７のベースに伝えられる。上記エミッタフォロ
ワトランジスタＴ１２、Ｔ１３と差動トランジスタＴ１
６，Ｔ１７のエミッタ側には、電流源として動作するＭ
ＯＳＦＥＴＱ１９〜Ｑ２１が設けられる。これらのＭＯ
ＳＦＥＴＱ１９〜Ｑ２１のゲートには、後述するような
デコーダ回路ＤＥＣにより形成された選択信号が供給さ
れる。これにより、選択されたときに上記ＭＯＳＦＥＴ
Ｑ１９〜Ｑ２１が動作状態になり定電流としての動作を
行う。これに対して、非選択状態にされるとＭＯＳＦＥ
ＴＱ１９〜Ｑ２１が非動作状態なり、上記プリセンスア
ンプＰＳＡの動作が停止される。このプリセンスアンプ
ＰＳＡの出力信号は、次に説明するようなマルチプレク
サ機能を持つセンスアンプＳＡに入力され、選択された
ものが、出力回路を通して出力される。

【００１１】上記相補データ線Ｄ０，Ｄ０Ｂは、Ｎチャ
ンネル型のスイッチＭＯＳＦＥＴＱ１６，Ｑ１７を介し
て一対からなる書き込み用共通データ線ＷＣＤに接続さ
れる。この書き込み用共通データ線ＷＣＤには、書き込
み動作のとき、図示しないデータ入力バッファ及び書き
込みアンプを介して書き込みデータが入力される。上記
のようなメモリアレイ部、それに設けられる書き込み系
回路と読み出し系回路は、例えば（株）日立製作所から
販売されている『ＨＭ１００４８４』の対応する回路と
類似の回路を用いることができる。

【００１２】上記Ｐチャンネル型のカラムスイッチＭＯ
ＳＦＥＴＱ１４とＱ１５のゲートには、Ｙ選択ドライバ
ＹＧの出力信号が伝えられる。また、Ｎチャンネル型の
カラムスイッチＭＯＳＦＥＴＱ１６，Ｑ１７のゲートに
は、上記Ｙ選択ドライバＹＧの出力信号がインバータ回
路Ｎ１により反転されて供給される。これにより、ナン
ド（ＮＡＮＤ）構成のＹ選択ドライバＹＧがロウレベル
の選択信号を形成したとき、ＰチャンネルＭＯＳＦＥＴ
Ｑ１４，Ｑ１５及びＮチャンネルＭＯＳＦＥＴＱ１６，
Ｑ１７がオン状態になり、相補データ線Ｄ０，Ｄ０Ｂを
読み出し用共通データ線ＲＣＤ、書き込み用共通データ
線ＷＣＤに接続する。

【００１３】Ｙ系のアドレス信号も６ビットから構成さ
れる。図４と同様なアドレスバッファ及びプリデコーダ
回路により、２ビットづつのアドレス信号Ｙ３，Ｙ４と
Ｙ５，Ｙ６とを受けるアドレスバッファの出力信号がワ
イヤードオア回路ＷＯＲに供給されて、ここでプレデコ
ード動作が行われる。そして、４個づつのプリデコード
出力信号に対応して、レベル変換用アンプＬＶＡと、レ
ベル変換回路ＬＶＣが設けられ、その組み合わせにより
１６個からなるＹ選択ドライバＹＧの入力信号が形成さ
れる。残り２ビットのアドレス信号Ｙ０とＹ１は、上記
同様なアドレスバッファとワイヤードオア回路及び上記
のようなレベル変換用アンプＬＶＡと、レベル変換回路
ＬＶＣが設けられ、その組み合わせにより×１ビット構
成の出力を行うときには、プリセンスアンプＰＳＡの選
択信号が形成され、×２ビット構成の出力を行うときに
はアドレスＹ１のみが有効にされて、上記プリセンスア
ンプＰＳＡの選択信号が形成され、×４ビット構成の出
力を行うときには無効にされる。上記のように全部で１
２ビットのアドレス信号とした場合には、ＲＡＭは全体
で約４Ｋビットの記憶容量を持つようにされる。この実
施例では、発明の理解を容易にするため、少ないアドレ
ス信号により説明したが、実際にはより多くの約１Ｍビ
ットのような大記憶容量化が可能である。

【００１４】図１には、この発明に係るスタティック型
ＲＡＭにおけるプリセンスアンプとセンスアンプ部の一
実施例の回路図が示されている。図示しないが、メモリ
アレイ部は、メモリブロックＡないしＤの４つに分割さ
れる。例えば、上記のように１６対の相補データ線が設
けられる場合、４対ずつに４ブロックに分割されて、各
回路ブロックに対応してＡｉ，ＡｉＢ、Ｂｉ，ＢｉＢ、
Ｃｉ，ＣｉＢ、Ｄｉ，ＤｉＢの４つの入力信号を持つプ
リセンスアンプを構成する差動トランジスタＴ１，Ｔ２
〜Ｔ７，Ｔ８が設けられる。

【００１５】上記各プリセンスアンプを構成する差動ト
ランジスタには、スイッチＭＯＳＦＥＴＱ１〜Ｑ４を介
して定電流Ｉｏが設けられる。この定電流源Ｉｏとして
前記実施例ののようなＭＯＳＦＥＴを用いることによ
り、スイッチ機能を兼ねるようにするものであってもよ
い。上記スイッチＭＯＳＦＥＴＱ１〜Ｑ４のゲートに
は、デコーダ回路ＤＥＣにより形成された選択信号が供
給される。このデコーダ回路ＤＥＣはナアンド（ＮＡＮ
Ｄ）ゲート回路Ｇ７〜Ｇ１０により構成される。デコー
ダ回路ＤＥＣの入力には、オア（ＯＲ）ゲート回路Ｇ１
とアンドゲート回路Ｇ２〜Ｇ６により構成されたセレク
タにより、アドレス信号Ａ０とＡ１が選択的に供給され
る。このアドレス信号Ａ０とＡ１は、前記Ｙ系のアドレ
ス信号Ｙ０とＹ１に対応しいる。

【００１６】×１ビット構成の出力のときに形成される
選択信号ＳＸ１を受けるアンドゲート回路Ｇ２とＧ３を
通してアドレスバッファＡＢ０を通して入力されたアド
レス信号Ａ０とその反転信号がデコーダ回路ＤＥＣに入
力される。また、上記選択信号ＳＸ１と×２ビット構成
の出力ときに形成される選択信号ＳＸ２を受けるオアゲ
ート回路Ｇ１の出力信号がアンドゲート回路Ｇ５とＧ６
に供給され、これらのアンドゲート回路Ｇ５とＧ６を通
してアドレスバッファＡＢ１を通して入力されたアドレ
ス信号Ａ１とその反転信号がデコーダ回路に入力され
る。

【００１７】×１ビット構成の出力のときには、上記信
号ＳＸ１がハイレベル（論理１）にされる。それ故、ア
ンドゲート回路Ｇ２、Ｇ３及びＧ５，Ｇ６がゲートを開
いて２ビットのアドレス信号Ａ０とＡ１に対応した相補
アドレス信号をデコーダ回路ＤＥＣに伝える。デコーダ
回路ＤＥＣは、それを解読して１／４の選択信号を形成
して４つのプリセンスアンプの中の１つのプリセンスア
ンプのみを活性化させる。×２ビット構成の出力のとき
には、上記信号ＳＸ２がハイレベル（論理１）にされ
る。それ故、信号ＳＸ２のハイレベルによりアンドゲー
ト回路Ｇ５、Ｇ６のみがゲートを開いて上位ビットのア
ドレス信号Ａ１に対応した相補アドレス信号をデコーダ
回路ＤＥＣに伝える。デコーダ回路ＤＥＣは、それを解
読して１／２の選択信号を形成して４つのプリセンスア
ンプの中の２つのプリセンスアンプのみを活性化させ
る。×４ビット構成の出力のときには、上記信号ＳＸ１
とＳＸ２は共にロウレベルにされる。それ故、アンドゲ
ート回路Ｇ２、Ｇ３及びＧ５，Ｇ６がゲートを閉じて２
ビットのアドレス信号Ａ０とＡ１を無効にしてロウレベ
ルの信号をデコーダ回路ＤＥＣに伝える。デコーダ回路
ＤＥＣは、全入力信号のロウレベルに対応して４つのプ
リセンスアンプを全て活性化させる。

【００１８】上記４つのプリセンスアンプの出力に対応
して４対の出力線が設けられる。この出力線には、それ
ぞれに合計８個からなる定電流源が設けられる。この出
力線は、ワイヤードオア論理が採られて、×１ビット、
×２ビット及び×４ビットの出力回路に対応したセンス
アンプＳＡの入力と接続される。×１ビット構成のセン
スアンプＳＡ（×１）は、選択信号ＳＸ１により活性化
され、×２ビット構成のセンスアンプＳＡ（×２）は、
選択信号ＳＸ２により活性化され、×４ビット構成のセ
ンスアンプＳＡ（×４）は選択信号ＳＸ４により活性さ
れる。これにより、選択信号ＳＸ１とＳＸ２の組み合わ
せにより、３通りの出力形式を選ぶことができる。上記
のようなスタティック型ＲＡＭの場合、上記選択信号Ｓ
Ｘ１とＳＸ２は、特に制限されないが、ワイヤーボンデ
ィング又はマスタースライス或いはヒューズ手段の選択
的な切断により形成される。

【００１９】図２には、×１ビット構成と×２ビット構
成の出力に対応したセンスアンプの一実施例の回路図が
示されている。同図において、回路素子に付された回路
記号が前記図１のものと一部重複しているが、それぞれ
は別個の回路機能を持つものであると理解されたい。こ
のことは、後に説明する図３においても同様である。×
１ビット構成の出力に対応したセンスアンプＳＡ（×
１）は、１つの回路から構成される。上記ワイヤードオ
ア構成に接続された４対の相補入力電流に対応して非反
転の入力信号を受けるトランジスタＴ１と、反転の入力
信号を受けるトランジスタＴ２が設けられる。これらの
トランジスタＴ１とＴ２は、特に制限されないが、マル
チエミッタ構造にされる。このようなマルチエミッタ構
造のトランジスタＴ１とＴ２を用いることより、半導体
集基板上の実装面積を小さくすることができる。

【００２０】これらのトランジスタＴ１とＴ２は、エミ
ッタ入力ベース接地型の増幅トランジスタとして作用す
る。すなわち、トランジスタＴ１とＴ２のコレクタに
は、負荷抵抗Ｒ１とＲ２が設けられ、それぞれのベース
には共通接続されて順方向ダイオードＤ１とＤ２とその
バイアス電流を流す定電流源Ｉｏからなるバイアス回路
により形成されたバイアス電圧が供給される。そして、
上記トランジスタＴ１とＴ２の選択動作のために、上記
ダイオードＤ１の両端にはＰチャンネル型のスイッチＭ
ＯＳＦＥＴＱ１が設けられ、選択信号ＳＸ１を受けるＣ
ＭＯＳインバータ回路Ｎ１の出力信号によりスイッチ制
御される。上記トランジスタＴ１とＴ２のコレクタ出力
は、トランジスタＴ３とＴ４及びエミッタ定電流源Ｉｏ
からなるエミッタフォロワ回路を通して出力され出力回
路ＯＢの入力に伝えられる。

【００２１】×２ビット構成の出力に対応したセンスア
ンプＳＡ（×２）は、２つの回路から構成される。同図
には、１つのセンスアンプＳＡ１の具体的回路が示さ
れ、他のセンスアンプＳＡ２はブラックボックスとして
示されている。上記ワイヤードオア構成に接続された４
対の相補入力電流は、下位ビットのアドレス信号Ａ０に
対応したものにより２対ずつに分けられ、そのうちのア
ドレス信号Ａ０のロウレベルにより選択されるものに対
応した非反転の入力信号を受けるトランジスタＴ５と、
反転の入力信号を受けるトランジスタＴ６のエミッタに
供給される。これらのトランジスタＴ５とＴ６は、特に
制限されないが、マルチエミッタ構造にされる。このよ
うなマルチエミッタ構造のトランジスタＴ５とＴ６を用
いることより、半導体集基板上の実装面積を小さくする
ことができる。

【００２２】これらのトランジスタＴ５とＴ６も、上記
同様にエミッタ入力ベース接地型の増幅トランジスタと
して作用する。すなわち、トランジスタＴ５とＴ６のコ
レクタには、負荷抵抗Ｒ３とＲ４が設けられ、それぞれ
のベースには共通接続されて順方向ダイオードＤ３とＤ
４とそのバイアス電流を流す定電流源Ｉｏからなるバイ
アス回路により形成されたバイアス電圧が供給される。
そして、上記トランジスタＴ５とＴ６の選択動作のため
に、上記ダイオードＤ３の両端にはＰチャンネル型のス
イッチＭＯＳＦＥＴＱ２が設けられ、選択信号ＳＸ２を
受けるＣＭＯＳインバータ回路Ｎ１の出力信号によりス
イッチ制御される。上記トランジスタＴ５とＴ６のコレ
クタ出力は、トランジスタＴ７とＴ８及びエミッタ定電
流源Ｉｏからなるエミッタフォロワ回路を通して出力さ
れ出力回路ＯＢ１の入力に伝えられる。下位ビットのア
ドレス信号Ａ０のハイレベルにより選択されるものに対
応した相補電流信号は、センスアンプＳＡ２に入力され
る。このセンスアンプＳＡ２は、上記センスアンプＳＡ
１と同様な回路により構成され、その出力信号は出力回
路ＯＢ２の入力に伝えられる。

【００２３】図３には、×４ビット構成の出力に対応し
たセンスアンプの一実施例の回路図が示されている。×
４ビット構成の出力に対応したセンスアンプＳＡ（×
４）は、４つの回路から構成される。同図には２つのセ
ンスアンプＳＡ１とＳＡ２の具体的回路が示され、他の
２つのセンスアンプＳＡ３とＳＡ４はブラックボックス
として示されている。これらの４つのセンスアンプＳＡ
１〜ＳＡ４に対応して４つの出力回路ＢＢ１〜ＯＢ４が
設けられる。

【００２４】上記ワイヤードオア構成に接続された４対
の相補入力電流のそれぞれに対応して一対からなるエミ
ッタ入力ベース接地増幅トランジスタＴ１，Ｔ２及びＴ
５，Ｔ６等が設けられる。トランジスタＴ１とＴ２のコ
レクタには、負荷抵抗Ｒ１とＲ２が設けられ、それぞれ
のベースには共通接続されて順方向ダイオードＤ１とＤ
２とそのバイアス電流を流す定電流源Ｉｏからなるバイ
アス回路により形成されたバイアス電圧が供給される。
そして、上記トランジスタＴ１とＴ２の選択動作のため
に、上記ダイオードＤ１の両端にはＰチャンネル型のス
イッチＭＯＳＦＥＴＱ１が設けられ、選択信号ＳＸ１を
受けるＣＭＯＳインバータ回路Ｎ１の出力信号によりス
イッチ制御される。他の代表として例示的に示されてい
るセンスアンプＳＡ１に対応して増幅トランジスタＴ
５，Ｔ６及びコレクタ負荷抵抗Ｒ３，Ｒ４及びバイアス
回路を構成するダイオードＤ３，Ｄ４、定電流源Ｉｏ及
びスイッチＭＯＳＦＥＴＱ２が設けられ、このＭＯＳＦ
ＥＴＱ２のゲートには上記インバータ回路Ｎ１の出力信
号が供給される。ブラックボックスにより示されたセン
スアンプＳＡ３とＳＡ４も上記同様な構成とされる。

【００２５】この実施例のスタティック型ＲＡＭの出力
動作は、次の通りである。×１ビット構成のときには、
信号ＳＸ１がハイレベルにされる。これにより、プリセ
ンスアンプ側ではデコーダ回路ＤＥＣによりアドレス信
号Ａ０，Ａ１により指定された１つのプリセンスアンプ
のみが活性化される。そして、上記のようなワイヤード
オア構成にされたセンスアンプのうち、信号ＳＸ１のハ
イレベルにより図２のセンスアンプＳＡ（×１）に対応
したスイッチＭＯＳＦＥＴＱ１がオン状態となりダイオ
ードＤ１を短絡させるのでトランジスタＴ１とＴ２のベ
ース電位が、他のセンスアンプＳＡ（×２）やＳＡ（×
４）を構成するトランジスタに比べてダイオードＤ１の
順方向電圧分だけ高くなることにより動作状態にされ
る。４つの相補入力電流のうちデコーダ回路ＤＥＣによ
り選択された一対の入力電流がトランジスタＴ１，Ｔ２
を通してコレクタに流れ、それに対応した出力信号が出
力回路ＯＢに伝えられる。これにより、１ビット構成の
出力信号を受けることができる。

【００２６】×２ビット構成のときには、信号ＳＸ２が
ハイレベルにされる。これにより、プリセンスアンプ側
ではデコーダ回路ＤＥＣによりアドレス信号Ａ１により
指定された２つのプリセンスアンプのみが活性化され
る。そして、上記のようなワイヤードオア構成にされた
センスアンプのうち、信号ＳＸ２のハイレベルにより図
２のセンスアンプＳＡ（×２）に対応したスイッチＭＯ
ＳＦＥＴＱ２がオン状態となりダイオードＤ３を短絡さ
せるのでトランジスタＴ５とＴ６等のベース電位が、他
のセンスアンプＳＡ（×１）やＳＡ（×４）を構成する
トランジスタに比べてダイオードＤ３の順方向電圧分だ
け高くなることにより動作状態にされる。４つの相補入
力電流のうちデコーダ回路ＤＥＣにより選択された２対
の入力電流がトランジスタＴ５，Ｔ６及びセンスアンプ
ＳＡ２のトランジスタを通してそれぞれのコレクタに流
れ、それに対応した出力信号が出力回路ＯＢ１とＯＢ２
に伝えられる。これにより×２ビット構成の出力信号を
得ることができる。

【００２７】×４ビット構成のときには、信号ＳＸ１と
ＳＡ２は共にロウレベルにされる。これにより、プリセ
ンスアンプ側ではデコーダ回路ＤＥＣにより４つのプリ
センスアンプが全て活性化される。そして、上記のよう
なワイヤードオア構成にされたセンスアンプのうち、信
号ＳＸ１とＳＸ２のロウレベルにより形成される信号Ｓ
Ｘ４のハイレベルにより図３のセンスアンプＳＡ（×
４）に対応したスイッチＭＯＳＦＥＴＱ１がオン状態と
なりダイオードＤ１を短絡させるのでトランジスタＴ１
とＴ２及びＴ５，Ｔ６等のベース電位が、他のセンスア
ンプＳＡ（×１）やＳＡ（×２）を構成するトランジス
タに比べてダイオードＤ１の順方向電圧分だけ高くなる
ことにより動作状態にされる。４つの相補入力電流がセ
ンスアンプＳＡ１〜ＳＡ４を構成するトランジスタを通
してそれぞれのコレクタに流れ、それに対応した出力信
号が出力回路ＯＢ１〜ＯＢ４に伝えられる。これにより
×４ビット構成の出力信号を得ることができる。

【００２８】この実施例では、マルチプレクサ機能のた
めにワイヤードオア論理を利用するものであるため回路
が簡単にできる。また、センスアンプをエミッタ入力ベ
ース接地型増幅トランジスタからなるカスコード型に
し、マルチエミッタ構造のトランジスタを利用すること
により、配線が大幅に省略でき回路の簡素化が可能にな
る。そして、上記カスコードアンプをアドレス信号に同
期した信号で切り替える必要がなくなる。すなわち、従
来のようにセンスアンプをアドレス信号に同期して切り
替える構成にすると、アクセスの非常に速いパスが存在
することにより、メモリセルからの読み出し信号が出力
される前にセンスアンプが切り替えられてしまうという
不都合が生じ、このタイミング調整のために遅延回路等
を用いてセンスアンプの切り替えタイミングを合わせる
等の対策が必要になる。この実施例では、このようなタ
イミング調整が不用になり、動作マージンを大きくでき
る。さらに、×１〜×４ビット構成の全回路がワイヤー
ドオア構成とされてエミッタが共通化されることにより
増幅トランジスタが差動的に動作するため、いずれれの
伝達経路が選ばれても同様な構成にされている。それ
故、出力ビット構成に無関係に同じ信号伝達速度をもっ
て出力信号を得ることができる。

【００２９】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 複数種類のビット構成の出力回路に対応してエ
ミッタ入力のベース接地型増幅トランジスタ（カスコー
ドアンプ）を設け、上記増幅トランジスタのエミッタを
共通にしてワイヤードオア構成として電流信号の入力を
行い、これらの増幅トランジスタが差動的に動作するよ
う構成し、レベル制御回路により増幅トランジスタのベ
ース電位の制御を行って所望の出力回路への信号伝達を
行う。この構成では、ワイヤードオア構成と増幅トラン
ジスタのベース電位の静的なレベル設定を利用している
ので回路の簡素化が可能になるという効果が得られる。 （２） 上記（１）により、カスコードアンプをアドレ
ス信号に同期した信号で切り替える必要がなく、動作マ
ージンを大きくできるという効果が得られる。 （３） 上記（１）により、×１〜×４等のような出力
ビット構成に対応した全回路がワイヤードオア構成とさ
れてエミッタが共通化されることによりカスコード型ア
ンプとしての増幅トランジスタが差動的に動作するた
め、いずれれの伝達経路が選ばれても同様な構成にされ
るから出力ビット構成に無関係に同じ信号伝達速度をも
って出力信号を得ることができるという効果が得られ
る。

【００３０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
において、×８ビット構成の出力回路も付加するもので
あってもよい。この場合には、それに対応してメモリア
レイ部も８ブロックに分けられ、それぞれに対応してプ
リセンスアンプを設けるようにすればよい。図２や図３
の×２や×４ビット構成の出力に対応して複数のセンス
アンプが設けられる場合、これら複数のセンスアンプを
構成する増幅トランジスタのベースを共通にして、１つ
のレベル制御回路によりベース電位の切り替えを行うよ
うにしてもよい。増幅トランジスタはバイポーラ型トラ
ンジスタに代えてＭＯＳＦＥＴを用いるものであっても
よい。すなわち、センスアンプは差動的に電流切り替え
動作を行うものであるので、ＭＯＳＦＥＴも同様に利用
でき本明細書では増幅トランジスタはＭＯＳＦＥＴを含
むものと理解されたい。

【００３１】この発明は、スタティック型ＲＡＭにおけ
る出力ビット構成の切り替えを行うもの他、複数からな
る入力電流を複数種類の出力形態で出力させるというマ
ルチプレクサとして広く利用できる。この場合、入力信
号は必ずしも相補電流信号である必要はなく、入力電流
の大小又は有無に対応した２値信号であればよい。この
ようにこの発明は、電流信号を入力とするマルチプレク
サを含む半導体集積回路装置に広く利用できるものであ
る。

【００３２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数種類のビット構成の出
力回路に対応してエミッタ入力のベース接地型増幅トラ
ンジスタ（カスコードアンプ）を設け、上記増幅トラン
ジスタのエミッタを共通にしてワイヤードオア構成とし
て電流信号の入力を行い、これらの増幅トランジスタが
差動的に動作するよう構成し、レベル制御回路により増
幅トランジスタのベース電位の制御を行って所望の出力
回路への信号伝達を行う。この構成では、ワイヤードオ
ア構成と増幅トランジスタのベース電位の静的なレベル
設定を利用しているので回路の簡素化が可能になる。

【図面の簡単な説明】

【図１】この発明に係るスタティック型ＲＡＭにおける
プリセンスアンプとセンスアンプ部の一実施例を示す回
路図である。

【図２】×１ビット構成と×２ビット構成の出力に対応
したセンスアンプの一実施例を示す具体的回路図であ
る。

【図３】×４ビット構成の出力に対応したセンスアンプ
の一実施例を示す具体的回路図である。

【図４】この発明が適用されるスタティック型ＲＡＭに
おけるアドレス選択回路の一実施例を示すブロック図で
ある。

【図５】この発明が適用されるスタティック型ＲＡＭに
おけるメモリアレイ部とその周辺回路の一実施例を示す
回路図である。

【符号の説明】

ＳＡ、ＳＡ１〜ＳＡ４…センスアンプ、ＰＳＡ…プリセ
ンスアンプ、ＤＥＣ…デコーダ回路、ＭＣ…メモリセ
ル、ＸＡＤＢ０〜ＸＡＤＢ５…アドレスバッファ、ＷＯ
Ｒ…ワイヤードオア回路、ＬＶＡ…レベル変換用アン
プ、ＬＶＣ…レベル変換回路、ＷＤ…ワードドライバ、
Ｄ０，Ｄ０Ｂ…データ線、ＷＣＤ…書き込み用共通相補
データ線、ＲＣＤ…読み出し用共通相補データ線、Ｑ１
〜Ｑ２１…ＭＯＳＦＥＴ、Ｔ１〜１７…トランジスタ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数種類の出力回路に対応してそれぞれ
   設けられたエミッタ入力ベース接地型増幅トランジスタ
   と、上記増幅トランジスタのうち対応するエミッタが共
   通化されてなるワイヤードオア回路と、上記複数種類の
   出力回路に対応した増幅トランジスタのベース電位を選
   択レベルにし、他の増幅トランジスタのベースを非選択
   レベルにするレベル制御回路からなるマルチプレクサ回
   路を備えてなることを特徴とする半導体集積回路装置。
2. 【請求項２】 上記ワイヤードオア回路には、選択され
   たスタティック型メモリセルからの記憶情報を増幅する
   差動トランジスタを含むプリセンスアンプにより形成さ
   れる相補的な電流信号が入力されるものであり、出力回
   路は複数種類の出力ビット構成に対応してそれぞれ設け
   られるものであることを特徴とする請求項１の半導体集
   積回路装置。
3. 【請求項３】 上記レベル制御回路は、増幅トランジス
   タのベースに基準電位に対して２個分の順方向ダイオー
   ドを定常的に供給しておいて、選択されるものにはその
   うちの１個のダイオードをスイッチＭＯＳＦＥＴにより
   短絡させるものであることを特徴とする請求項１又は請
   求項２の半導体集積回路装置。
4. 【請求項４】 複数の入力電流信号の中から１つの選ん
   で同じ出力回路から出力させる増幅トランジスタはマル
   チエミッタ構造のトランジスタからなり、入力電流信号
   は選択されたもののみが増幅トランジスタに入力される
   ものであることを特徴とする請求項１、請求項２又は請
   求項３の半導体集積回路装置。