JPH03230395A

JPH03230395A - スタティック型ｒａｍ

Info

Publication number: JPH03230395A
Application number: JP2024161A
Authority: JP
Inventors: Kazumasa Yanagisawa; 一正柳沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-02-02
Filing date: 1990-02-02
Publication date: 1991-10-14
Also published as: US5226011A; KR920000076A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、スタティック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関し、特に外部クロ・７り制御でＥＣ
Ｌ　（エミッタ・カップルド・ロジック）インターフェ
イスのものに利用して有効な技術に関するものである。

〔従来の技術〕

従来の外部クロック制御ＥＣＬＲＡＭは、クロックパル
スの立ち上がりにより、チップセレクト信号Ｃ８、アド
レス信号Ａｉ及び書き込み制御信号ＷＥ、入力データＤ
ｉを取り込みライト動作を開始する。クロックパルスが
ハイレベルである間、出力はラッチされており、前サイ
クルのデータを保持し続ける。そして、クロックパルス
がロウレベルに変化すると、出力ハッファのラッチが解
除され、新たなデータが外部へ出力される。

このような外部クロック制４Ｄ　Ｅ　ＣＬ　ＲＡ　Ｍは
、アドレス信号等のように先に述べたクロックパルスの
立ち上がりでラッチされる信号は、クロックパルスの立
ち上がりの前後、一定期間のみ保つことができれば、そ
れ以外の時間の状態にとられれることがなくなる。これ
により、上記入力信号の変化に時間的変動があっても、
メモリ動作のアクセスを悪化させる等の問題が生じない
。第８図には、その書き込み動作のタイミングダイヤグ
ラムの一例が示されている。

、このような制御回路材ＥＣＬＲＡＭに関しては、例え
ばｒ富士通半導体デバイス　データ　シート（ＭＢＭ１
０４７６ＲＬ）Ｊ　　’８９、頁８７１〜頁８８７があ
る。

〔発明が解決しようとする課題〕

上記のようなりロック制御ＥＣＬＲＡＭにあっては、ア
ドレス信号のスキュー等の時間ずれによる動作速度の悪
化や誤書き込みのような問題は取り除かれるが、新たに
以下のような問題を有することが本願発明者の検討によ
り明らかになった。

すなわち、第１に、ライト動作のときにラッチにより保
持されたデータを常に出力させるものである。このため
、データ入力端子とデータ出力端子とを共通のデータバ
スに接続するというＩ１０コモンを採ることができない
。これにより、プリント基板等の実装基板に搭載すると
き、データ入力用のハスと、データ出力用のハスとが必
要となってしまうという問題を有する。

第２に、入力データをアドレス信号等と同じ比較的早い
タイミングでラッチするものである。このため、メモリ
とデータのやりとりを行うプロセッサ等のシステム装置
においては、メモリに対してサイクルの始めに早くデー
タを送り、メモリからはサイクルの終わりに遅くデータ
を受は取ることとなり、いたって使いずらいこととなる
。そして、最悪の場合には、システム装置においてメモ
リとのデータのやりとりのために不必要なダミーサイク
ルを１サイクル行わなければないなく、上記高速性が生
かされなくなってしまう。

第３に、ＥＣＬ回路を用いるものであるため、消費電力
が比較的大きいものとなるという問題を有する。

この発明の目的は、データの入出力端子の共通化を可能
にしたスタティック型ＲＡＭを提供することにある。

この発明の他の目的は、システムにおいたとき扱い易く
したスタティック型ＲＡＭを提供することにある。

この発明の更に他の目的は、低消費電力化を図ったＥＬ
Ｃインターフェイスを持つスタティック型ＲＡＭを提供
することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、外部から供給されるクロックパルスの立ち上
がり又は立ち下がりエツジにより供給されたアドレス信
号のランチを行うとともに、書き込み制御信号が活性化
されている間に書き込み動作を継続的に行うとともにそ
の間データ出力端子を実質的に開放させる。また、上記
クロックパルス基づいて形成されるタイミングパルスに
より上記供給されたアドレス信号がラッチされるのに必
要な一定時間だけ活性化させる。

〔作　用〕

上記した手段によれば、書き込み信号が活性化されてい
る間を書き込み動作を継続するものであるため、書き込
みデータは書き込み制御信号が非活性化される前に一定
の書き込み時間を確保するように入力すればよく、この
間はデータ出力が実質的に開放されているから入力出力
端子の共通化が可能となる。そして、上記ＥＣＬアドレ
ス信号を受けるアドレスバッファをその取り込みに必要
な一定期間しか動作させないから低消費電力化が可能に
なる。

〔実施例〕

第１図には、この発明に係るスタティック型ＲＡＭの一
実施例のブロック図が示されている。同図の各回路ブロ
ックは、公知のＢ　ｉ　−ＣＭＯＳ集積回路の製造技術
により、単結晶シリコンのような１個の半導体基板上に
おいて形成される。

複数ビットからなるアドレス端子Ａｉは、アトＬ／　７
１．　ハソファＡＤＢに伝えられる。このアドレスバッ
ファＡＤＢに取り込まれたアドレス信号は、アドレスラ
ンチ回路ＡＬＴに取り込まれる。このアドレスランチ回
路ＡＬＴに取り込まれたアドレス信号は、デコーダＤＣ
Ｒに伝えられここで解読される。デコーダＤＣＲのうち
Ｙ系のデコーダは、それに対応したＹ系のアドレス信号
を解読してワード線の選択信号を形成する。ワード線選
択信号は、特に制限されないが、ワードドライバＤＲＶ
に伝えられる。このようなワードドライバＤＲＶを設け
ることにより、多数のメモリセルが結合されることによ
って比較的大きな負荷容量を持つワード線を高速に選択
／非選択に切り換えるようにされる。

メモリアレイＭ−ＡＲＹは、特に制限されないが、後述
するようなＣＭＯＳ構成のスタティック型メモリセルが
マトリックス配置されて構成される。すなわち、複数か
らなるデータ線と複数からなるワード線との各交差点に
それぞれメモリセルが配置される。

上記デコーダＤＣＲのうちＹ系のデコーダは、それに対
応したＹ系のアドレス信号を解読してデータ線の選択信
号を形成する。データ線選択信号は、Ｙ選択回路（カラ
ムスイッチ）ＹＳＷに伝えられる。Ｙ選択回路ＹＳＷは
、解読されたデータ線選択信号にしかってメモリアレイ
Ｍ−ＡＲＹの相補データ線を相補共通データ線ＣＤに接
続させる。

この実施例のＲＡＭは、高速化と低消費電力化等のため
に、外部からクロックパルスＣＫが供給される。このク
ロックパルスＣＫは、クロックバッファＣＫＢに入力さ
れる。クロックバッファＣＢＫを通して入力されたクロ
ックパルスは、コントロール回路ＣＮＴに入力される。

このコントロール回路ＣＮＴは、アドレスバッファＡＤ
Ｂを活性化の制御及びアドレスランチ回路ＡＬＴの動作
を制御するアドレスバッファイネーブル信号ＡＢＥと、
出力データラノチ回路ＯＬＴを制御するラッチクロック
ＬＣＫとを発生させる。上記アドレスバッファイネーブ
ル信号ＡＢＥは、アドレスデコーダＡＤＢに供給され、
インバータ回路により反転されてアドレスラッチ回路Ａ
ＬＴに供給される。すなわち、上記アドレスバッファイ
ネーブル信号ＡＢＥは、アドレスバッファＡＤＨを活性
化しているときには、アドレスランチ回路ＡＬＴをスル
ー状態にし、アドレスバッファＡＤＢを非活性化させた
ときにはアドレスラッチ回路ＡＬＴをランチ状態にする
ものである。上記インバータ回路は、アドレスバッファ
ＡＤＢの活性化と、アドレスランチ回路ＡＬＴのランチ
状態とが相補的に行われることを意味している。このよ
うにアドレスバッファＡＤＢの動作を外部から供給され
るアドレス信号Ａｉを取り込むのに必要な一定時間だけ
行うようにすることにより、アドレスバッファＡＤＢに
おいて消費される直流電流を低減させるものである。ラ
ッチクロックＬＣＫは、センスアンプにより増幅された
読み出しデータを出力データランチ回路ＯＬＴにラッチ
させるためのタイミングパルスである。

データ入カバソファＤＩＢは、外部端子Ｄｉｎから供給
れる書き込み信号を受け、それに対応した相補ライトデ
ータＷＤＴを形成してＹ選択回路ＹＳＷに伝える。

ライトイネーブル信号ＷＥとチップセレクト信号口は、
制御人カバソファＣＩＢに供給され、ここで動作モード
を判定する論理が取られ、データインイネーブル信号Ｄ
ＩＥ、データアウトイネーブル信号ＤＯＥ及び書き込み
制御信号ＷＣを発生させる。上記データインイネーブル
信号ＤＩＲは、データ入カバソファＤＩＢに伝えられ、
データ入カバソファＤＩＢを活性化させる。データ人カ
バソファＤＩＢは、上記制御信号ＤＩＨにより活性化さ
れると、入力端子Ｄｉｎからの書き込み信号を取り込ん
で相補ライトデータＷＤＴを形成して上記Ｙ選択回路Ｙ
ＳＷに伝える。書き込み制御信号ＷＣは、上記Ｙ選択回
路ＹＳＷに伝えられ、書き込み経路を形成する。この書
き込み制御信号ＷＣは、インバータ回路により反転され
、読み出し経路を形成するためにも用いられる。上記書
き込み制御信号ＷＣは、データインイネーブル信号ＤＩ
Ｅに近似された信号であるが、外部タイミングを満足さ
せるために、上記データインイネ−フル信号ＤＩＥより
やや遅らされた信号とされる。

データアウトイネーブル信号ＤＯＥは、ライトイネーブ
ル信号ＷＥの立ち下がりで非活性化され、クロックパル
スＣＫの立ち上がりで活性化される。

もしこのとき、ライトイネーブル信号ＷＥがロウレベル
に保たれていたとすると、次のクロックパルスＣＫの立
ち下がりまではそのまま非活性化された状態に維持され
る。このデータアウトイネーブル信号ＤＯＥは、データ
出力パノファＤＯＢに伝えられ、それが非活性化にされ
ると、データ出カバソファＤＯＢの出力端子を実質的に
開放状態とする。

上記データ出カバソファＤＯＢの入力には、出力データ
ラノチ回路ＯＬＴに保持されたデータが伝えられる。こ
の出力データランチ回路ＯＬＴの入力には、センスアン
プＳＡにより増幅された読み出しデータが入力される。

なお、この実施例のＲＡＭは、ＥＣＬインターフェイス
を採るものである。そして、内部回路はＣＭＯＳ回路又
はＢｉ−ＣＭＯＳ回路により構成される。このため、入
カバソファには、ＥＣＬレベルをＣＭＯＳレベルに変換
するレベル変換機能が付加される。これに対して、特に
制限されないが、センスアンプＳＡや出力データラッチ
回路ＯＬＴ及びデータ出カバソファＤＯＢは、ＥＣＬレ
ベルの信号を扱うものである。すなわち、読み出し信号
は、センスアンプＳＡから後がＥＣＬレベルの信号とし
て伝達される。

上記のように入カバソファや出カバソファがＥＣＬ構成
とされることに応じて、これらの回路は直流電流を消費
する。これに対して、０ＭＯＳ及びＢｉ−ＣＭＯＳ構成
の内部回路は理論的には直流電流を消費しない。これら
を区別するために、同図では直流電流が流れる回路ブロ
ックを二重枠として表している。

第２図には、上記スタティック型ＲＡＭの動作の一例を
説明するためのタイミング波形図が示され、第３図には
、その内部タイミング波形図が示されている。

クロックパルスＣＫの立ち上がりエツジにおいて、アド
レス信号Ａｉ及びチップセレクト信号Ｃ８等の取り込み
が行われる。これにより、以下のようにメモリ動作が開
始される。

このクロックパルスＣＫがハイレベルであるときには、
ラッチクロックＬＣＫにより出力データラッチ回路ＯＬ
Ｔがランチ動作を行っているため、出力端子Ｄｏｕｔに
はデータアウトイネーブル信号ＤＯＥのハイレベルによ
り動作状態になっているデータ出カバソファを通して前
サイクルの読み出しデータが出力される。

アドレスバッファイネーブル信号ＡＢＥは、上記アドレ
ス信号等の入力信号の取り込みに必要な時間だけハイレ
ベルにされる。すな乃ち、クロックパルスＣＫがロウレ
ベルにされる前に、ハイレベルからロウレベルに変化さ
れる。このアドレスバッファイネーブル信号ＡＢＥがハ
イレベルにされる間、アドレスバッファＡＤＨが活性化
され、そのロウレベルへの変化により非活性化とされる
。

これにより、ＥＣＬレヘレベアドレス信号Ａｉを受ける
アドレスバッファＡＤＨでの直流電流の消費を低減する
ものである。上記アドレスハソファイネーブル信号ＡＢ
Ｈのロウレベルにより、アドレラソチ回路ＡＬＴが取り
込まれたアドレス信号のランチを行うので、選択された
メモリセルはそのまま選択状態が維持される。

この実施例では、ライトイネーブルＷＥは上記クロック
パルスＣＫとは無関係に内部回路に取り込まれ、それが
ハイレベルのときにはリードサイクルと判定される。リ
ードサイクルにおいては、クロックパルスＣＫがロウレ
ベルに変化すると、それに応じてラフチクロックＬＣＫ
がロウレベルに変化し、出力データラソチ回路ＯＬＴの
ラッチが解除され、センスアンプＳＡを通して出力され
る新たな読み出しデータが出力される。

次サイクルのように、ライトイネーブル信号ＷＥがロウ
レベルにされると、ライトサイクルと判定される。

このライトサイクルでは、ライトイネーブル信号ＷＥの
ロウレベルによりデータインイネ−フル信号ＤＩＥがハ
イレベルに、データアウトイネーブル信号ＤＯＥがロウ
レベルにされる。上記データインイネーブル信号ＤＩＨ
のハイレベルによりデータ入カバソファＤＩＢが活性化
され、入力端子Ｄｉｎの書き込みデータの取り込みが行
われ、ライトデータＷＤＴがＹ選択回路ＹＳＷに伝えら
れる。上記データアウトイネーブル信号ＤＯＥのロウレ
ベルにより、データ出カバソファＤＯＢは非活性化状態
とされ、出力端子Ｄｏｕｔを実質的に開放させる。上記
のようにデータインイネーブル信号ＤＩＥをハイレベル
にしている。

このため、共通のバスに入力端子Ｄｉｎと出力端子Ｄｏ
ｕｔとを接続するという共通バス方式を採るときには、
データ入カバソファＤＩＢの入力には、バス切り換え途
中の無効データが入力される。しかし、ライトイネーブ
ル信号ＷＥがハイレベルにされることによって、書き込
み動作が終了するまでには、上記バス切り換えが行われ
真の書き込み信号が伝えられるから、仮に上記無効デー
タがメモリセルにいったん書き込まれるかも７０れない
が、後に真のデータに置き換えられるから何等問題には
ならない。

ライトイネーブル信号ＷＥがハイレベルにされることに
応じて、データインイネーブル信号ＤＩＥがロウレベル
に変化し、書き込み動作が直ちに終了される。これに対
して、データアウトイネーブル信号ＤＯＥはロウレベル
のままに維持され、次サイクルのクロックパルスＣＫの
立ち下がりによりハイレベルに変化する。

そして、次サイクルでは上記のようにライトイネーブル
信号ＷＥがハイレベルのままなら上記のようなリードサ
イクルが再び実行される。

第４図には、アドレスバッファとアドレスランチ回路の
単位回路の一実施例の回路図が示されている。

代表とじて例示的に示された１ビツトのアドレス信号、
へ０に対応したアドレスバッファの単位回路ＵＡＤＢは
、次の回路素子により構成される。

アドレス信号ＡＯは、エミッタフォロワトランジスタＴ
Ｉのベースに供給される。このトランジスタＴ１のコレ
クタは、正の電圧である接地電位に接続される。このト
ランジスタＴｌのエミッタには、スイッチとして動作す
るＮチャンネルＭＯＳＦＥＴＱ１と定電流源として動作
するＮチャンネルＭＯＳＦＥＴＱ２が直列に設けられる
。定電流ＭＯＳＦＥＴＱ２の”／−スは、−５，２Ｖ（
７）ような負電圧線ＶＥＥに接続される。

上記トランジスタＴ１のエミッタ出力信号は、差動トラ
ンジスタＴ２のベースに供給される。このトランジスタ
Ｔ２と差動形態にされたトランジスタＴ３のベースには
、ＥＣＬレベル判定に用いられる基準電圧ＶＢＢが供給
される。この基準電圧ＶＢＢは、図示しない基準電圧発
生回路により形成される。

上記差動トランジスタＴ２．Ｔ３のコレクタには負荷抵
抗がそれぞれ設けれ、共通化されたエミッタには、上記
同様にスイッチとしてのＮチャンネルＭＯＳＦＥＴＱ３
と定電流源としてのＮチャンネルＭＯＳＦＥＴＱ４が直
列形態に接続される。

上記スイッチとしてのＭＯＳＦＥＴＱＩとＱ３のゲート
には、上記アドレスバッファイネーブル信号ＡＢＥが供
給され、定電流源としてのＭＯＳＦＥＴＱ２．Ｑ４のゲ
ートには、そのゲートとソース間電圧が約１．５　Ｖに
なるような定電圧Ｖｉｅが供給される。

上記アドレスバッファイネーブル信号ＡＢＥがハイレベ
ルなら、ＭＯＳＦＥＴＱＩとＱ３がオン状態となり、定
電流ＭＯＳＦＥＴＱ２．Ｑ４により形成された定電流を
上記エミッタフォロワトランジスタＴｌ、差動トランジ
スタＴ２．Ｔ３に流す。このようにして、アドレスバッ
ファの活性化が行われ、アドレス信号ＡＯの取り込みが
行われる。これに対して、上記アドレスバッファイネー
ブル信号ＡＢＥがハイレベルからロウレベルに変化する
と、ＭＯＳＦＥＴＱＩとＱ３がオフ状態となり、定電流
ＭＯ５ＦＥＴＱ２．Ｑ４により形成された定電流が遮断
される。この場合には、その出力信号ハイレベルにされ
る。

上記ＥＣＬ構成の単位回路ＬＩＡＤＢの出力信号は、レ
ベル変換回路ＬＶＣによりＣＭＯＳレヘルレベ換される
。特に制限されないが、このレベル変換回路ＬＶＣは、
上記単位回路ＬＪＡＤＢの出力信号を受けるＰチャンネ
ルＭＯＳＦＥＴＱ５とＮチャンネルＭＯＳＦＥＴＱ６か
らなるＣＭＯＳインバータ回路の入力に伝えられる。こ
のＣＭＯＳインバータ回路のＮチャンネルＭＯＳＦＥＴ
Ｑ６には、上記定電圧Ｖｉｅを受ける定電流ＭＯＳＦＥ
ＴＱ７が直列に設けられる。上記ＣＭＯＳインバータ回
路（Ｑ５．Ｑ６）は、ＥＣＬレヘレベ増幅してＣＭＯＳ
レヘルレベ換する。このとき、上記単位回路ＵＡＤＢが
非活性化されると、出力がハイレベルに固定されるから
、ＰチャンネルＭＯ８ＦＥＴＱ５がオフ状態に、Ｎチャ
ンネルＭＯＳＦＥＴＱ６がオン状態になり、ロウレベル
を出力することになる。

単位のアトレスラッチ回路ＵＡＬＴは、特に制限されな
いが、クロックドインバータ回路Ｃ＼１を入力回路とし
、クロックドインバータ回路ＣＮ２を帰還回路とするス
ルーランチ回路が用いられる。アドレスバッファイネー
ブル信号ＡＢＥがノ＼イレベルのときにはスルー状態に
される。すなわち、インバータ回路Ｎ４の出力信号がロ
ウレベルとなり、帰還用のクロックドインバータ回路Ｃ
Ｎ２の出力をハイインピーダンス状態にし、インバータ
回路Ｎ４の出力信号のロウレベルによりインバータ回路
Ｎ３の出力信号がハイレベルとなり、入力用のクロック
ドインバータ回路ＣＮＩが活性化される。これにより、
レベル変換回路ＬＶＣの出力信号は、クロックドインバ
ータ回路ＣＮＩと、インバータ回路Ｎｌを通して外部ア
ドレス信号ＡＯと同じ非反転のアドレス信号ａＯが出力
される。

インバータ回路Ｎ２を通して外部アドレス信号ＡＯに対
して反転のアドレス信号ａＯが出力される。

アドレスバッファイネーブル信号ＡＢＥがロウレベルの
ときにはランチ状態にされる。すなわち、インバータ回
路Ｎ４の出力信号がハイレベルとなり、帰還用のクロッ
クドインバータ回路ＣＮ２を活性化し、インバータ回路
Ｎ１の出力信号をその入力に帰還させる。このとき、イ
ンバータ回路Ｎ４の出力信号のハイレベルによりインバ
ータ回路Ｎ３の出力信号がロウレベルとなり、入力用の
クロックドインバータ回路ＣＮＩの出力がハイインピー
ダンス状態にされる。これにより、ロウレベルに変化す
るレベル変換回路ＬＶＣの出力信号とは無関係に、上記
取り込んだアドレス信号を保持するものとなる。

第１図におけるチップセレクト信号を受ける入カバソフ
ァも、上記アドレスバッファと同様な構成にされる。ま
た、ライトイネーブル信号ＷＥを受ける入カバソファ及
びクロ・ツク信号ＣＫを受ける入カバソファＣＫＢも上
記と同様な構成とされる。ただし、この場合、上記信号
Ｗ１、ＣＫを受けるための入カバソファは、常時動作状
態とされるものであるので、アドレスバッファイネーブ
ル信号ＡＢＨに対応した活性化信号用の端子は、回路の
接地電位のようなハイレベル電位に維持される。

第５図は、出力データラソチ回路ＯＬＴとデータ出カバ
ソファＤＯＢの一実施例の回路図が示されている。

センスアンプＳＡにより形成されたＥＣＬレヘレベ読み
出し信号は、差動トランジスタＴ４．Ｔ５のベースに供
給される。これらの差動トランジスタＴ４．Ｔ５のコレ
クタには負荷抵抗が設けられる。差動トランジスタＴ４
．Ｔ５の共通化されたエミッタには、スイッチとしての
ＮチャンネルＭＯ５ＦＥＴＱ８と定電流源としてのＮチ
ャンネルＭＯＳＦＥＴＱ９が設けられる。定電流源とし
てのＮチャンネルＭＯ５ＦＥＴＱ９のゲートには、前記
のような定電圧Ｖｉｅが供給される。スイッチとしての
ＮチャンネルＭＯＳＦＥＴＱ８のゲートには、インバー
タ回路Ｎ５を通してラッチクロックＬＣＫが供給される
。

上記差動トランジスタＴ４とＴ５のコレクタは、抵抗素
子として作用するＰチャンネルＭＯＳＦＥＴＱＩＯ，Ｑ
ｌ２を介して、ケ゛−トとトレインとが交差接続される
ことによりラッチ形態にされたＮチャンネルＭＯ５ＦＥ
ＴＱＩ　１とＱｌ；３か設けられる。上記Ｐチャンネル
ＭＯＳＦＥ’ＦＱＩＯとＱｌ２のゲートには、定常的に
電圧Ｖ　Ｅ　Ｆ、が与えられている。上記Ｎチャンネル
ＭＯ５ＦＥＴＱＩｌとＱｌ３の共通ソースには、スイッ
チとじてＯＮチャンネルＭＯＳＦＥＴＱＩ　４が設られ
る。このＭＯＳＦＥＴＱＩ　４のソースは、動作電圧Ｖ
ＥＥに接続され、ゲートには上記ランチクロックしＣＫ
が供給される。

ランチクロックＬＣＫがロウレベルのときには、上記ス
イッチＭＯＳＦＥＴＱＩ　４はオフ状態である。それ故
、上記ラッチ形態のＮチャンネルＭＯＳＦＥＴＱＩ　１
．Ｑｌ　３は非動作状態に置かれる。

このときには、ラッチクロックＬＣＫのロウレベルに応
してインバータ回路Ｎ５の出力信号がハイレベルにされ
るため、スイッチＭＯＳＦＥＴＱ８がオン状態になる。

これにより、差動トランジスタＴ４．Ｔ５には定電流Ｍ
ＯＳＦＥＴＱ９により形成された定電流が流れることに
より、動作状態にされ、センスアンプＳＡの出力信号を
次段のデータ出カバソファＤＯＢに伝える。

ラッチクロックＬＣＫがロウレベルからハイレベルに変
化すると、上記スイッチＭＯ５ＦＥＴＱ１４がオン状態
に、スイッチＭＯＳＦＥＴＱ８がオフ状態に切り換えら
れる。それ故、差動トランジスタＴ４．Ｔ５の動作電流
が遮断されるとともに、ラッチ形態のＭＯＳＦＥＴＱＩ
　１、Ｑｌ３に動作電圧が与えられる。これにより、差
動出力のハイレベルとロウレベルとに応じてランチ形態
の一方のＭＯＳＦＥＴＱＩ　１又はＱｌ３がオン状態／
オフ状態にされる。これにより、オン状態にされるＮチ
ャンネルＭＯＳＦＥＴＱＩ　ｌ又はＱｌ３とＰチャンネ
ルＭＯＳＦＥＴＱＩ　Ｏ又はＱｌ２を通して負荷抵抗に
電流を流してＥＣＬレベルのロウレベルの信号を形成し
て保持する。なお、オフ状態にされるＮチャンネルＭＯ
Ｓ　Ｆ　ＥＴに対応した負荷抵抗には電流が流れないか
らＥＣＬのハイレベルが形成される。

データ出カバソファＤＯＢは、特に制限されないが、ト
ランジスタＴ６と定電流ＭＯＳ　Ｆ　ＥＴＱ１５からな
るエミッタフォロワ回路により入力回路が構成される。

基準電圧ＶＢＢを受けるトランジスタＴ９と差動形態に
される１つのトランジスタＴ′：のベースに入力回路を
通した出力データラノ千回路ＯＬＴの出力信号が供給さ
れる。上記トランジスタＴ７と並列形態にされたトラン
ジスタＴ８が設けられる。このトランジスタＴ８のベー
スには、インバータ回路Ｎ６を通してデータアウトイネ
ーブル信号ＤＯＥが供給される。

上記差動トランジスタＴ７〜Ｔ９からなる論理ブロック
によりオアケート回路が構成される。上記差動トランジ
スタＴ７〜Ｔ９の共通エミッタには、定電流ＭＯＳＦＥ
ＴＱＩ　６が設けられる。上記定電流ＭＯＳＦＥＴＱ１
５．Ｑ１６のゲートには定電圧Ｖｉｅが供給される。

差動トランジスタＴ７．Ｔ８の共通化されたコレクタ出
力信号が、エミッタフォロワ出力トランジスタＴＩＯの
ベースに供給される。このトランジスタＴ１０のエミッ
タは、出力端子Ｄｏｕｔに接続される。なお、上記出力
トランジスタＴＩＯのエミーノタは、他の同様なＲＡＭ
の出力端子と共通接続されワイヤード論理を採るように
される。このため、ＲＡＭが実装される実装基板側に負
荷抵抗又は負荷としての定電流源が設けられる。

データアウトイネーブルＤＯＥがハイレベルのときには
、インバータ回路Ｎ６の出力がロウレベルとなり、トラ
ンジスタＴ８はオフ状態にされる。

これにより、出力データラソチ回路ＯＬＴの出力信号が
トランジスタＴ７を通して出力されることになる。デー
タアウトイネーブルＤＯＥがロウレベルに変化すると、
インバータ回路Ｎ６の出力がハイレベルとなり、トラン
ジスタＴ８がオン状態にされる。これにより、出力デー
タラソチ回路ＯＬＴの出力信号に無関係に出力信号をロ
ウレベルにする。すなわち、実質的に出力端子Ｄｏｕｔ
を開放状態にするものである。なお、上記データアウト
イネーブル信号ＤＯＥがＣＭＯＳレベルにより形成され
るときには、インバータ回路Ｎ６はレベル変換動作も合
わせて行うものである。

第６図には、上記メモリアレイＭ−ＡＲＹとＹ選択回路
ＹＳＷの一実施例の回路図が示されている。同図におけ
るＭＯＳＦＥＴ等に付加された回路記号は、前記第３図
ないし第５図のものと一部重複するが、それらとは別の
回路機能を持つものであると理解されたい。

メモリアレイは、代表として例示的に示されているマト
リックス配置された複数のメモリセルＭＣ１ワード線Ｗ
ＯないしＷｎ及び相補データ線ＤＯ，ＤｏないしＤＩ、
ＤＩから構成されている。

メモリセルＭＣのそれぞれは、互いに同じ構成にされ、
その１つの具体的回路が代表として示されているように
、ゲートとドレインが互いに交差接続され、かつソース
が電圧ＶＥＥに結合されたＮチャンネル型の記憶ＭＯＳ
ＦＥＴＱＩ、Ｑ２と、上記ＭＯＳＦＥＴＱＩ、Ｑ２のド
レインと回路の接地点ＧＮＤとの間に設けられたポリ　
（多結晶）シリコン層からなる高抵抗Ｒ１，Ｒ２とを含
んでいる。上記ＭＯＳＦＥＴＱＩ、Ｑ２の共通接続点と
相補データｖＡＤＯ，ＤＯとの間にＮチャンネル型の伝
送ゲートＭＯＳＦＥＴＱ３．Ｑ４が設けられている。同
じ行に配置されたメモリセルの伝送ゲートＭＯ５ＦＥＴ
Ｑ３．Ｑ４等のゲートは、それぞれ例示的に示された対
応するワード＆９ＷＯ〜Ｗｎ等に共通に接続され、同し
列に配置されたメモリセルの入出力端子は、それぞれ例
示的に示された対応する一対の相補データ線（ビット線
又はデイジット線）ＤＯ，ＤＯ及びＤＩ、Ｄｌ等に接続
されている。

メモリセルにおいて、ＭＯＳＦＥＴＱＩ、Ｑ２及び抵抗
Ｒ１，Ｒ２は、一種のフリップフロップ回路を構成して
いるが、情報保持状態における動作点は、普通の意味で
のフリップフロップ回路のそれと随分異なる。すなわち
、上記メモリセルＭＣにおいて、それを低消費電力にさ
せるため、その抵抗Ｒ１は、ＭＯＳＦＥＴＱＩがオフ状
態にされているときのＭＯ５ＦＥＴＱ２のゲート電圧を
そのしきい値電圧よりも若干高い電圧に維持させること
ができる程度の著しく高い抵抗値にされる。

同様に抵抗Ｒ２も高抵抗値にされる。言い換えると、上
記抵抗Ｒ１，Ｒ２は、ＭＯＳＦＥＴＱＩ、Ｑ２のドレイ
ンリーク電流を補償できる程度の高抵抗にされる。抵抗
Ｒ１、Ｒ２は、ＭＯＳＦＥＴＱ２のゲート容量（図示し
ない）に蓄積されている情報電荷が放電させられてしま
うのを防ぐ程度の電流供給能力を持つ。

この実施例に従うと、選択回路ががＣＭＯＳ又はＢ　ｉ
　−ＣＭＯＳ技術によって製造されるにもかかわらず、
上記のようにメモリセルＭ　Ｃ！！　ＮチャンネルＭＯ
ＳＦＥＴとポリシリコン抵抗素子とから構成される。ス
タティック型ＲＡＭのメモリセルとしては、上記ポリシ
リコン抵抗素子Ｒ１，Ｒ２に代えてＰチャンネルＭＯＳ
　Ｆ　ＥＴを用いることもできる。

同図において、特に制限されないが、各相補データ線Ｄ
ｏ、Ｄｏ及びＤｉ、石１と接地電位ＧＮＤとの間には、
そのゲートに定常的に電圧ＶＥＲが供給されることによ
って抵抗素子として作用するＰチャンネル型の負荷ＭＯ
ＳＦＥＴＱ５〜Ｑ８が設けられる。これらのＭＯＳＦＥ
ＴＱ５〜Ｑ８は、そのサイズが比較的小さく形成される
ことによって、小さなコンダクタンスを持つようにされ
る。これらの負荷ＭＯ５ＦＥＴＱ５〜Ｑ８には、それぞ
れ並列形態にＰチャンネル型の負荷ＭＯＳＦＥＴＱ９〜
Ｑ１２が設けられる。これらの負荷ＭＯ５ＦＥＴＱ９〜
Ｑ１２は、そのサイズが比較的大きく形成されることに
よって、比較的大きなコンダクタンスを持つようにされ
る。上記ＭＯＳＦＥＴＱ９〜Ｑ１２がオン状態における
ＭＯＳＦＥＴＱ５〜Ｑ８との合成コンダクタンスとメモ
リセルＭＣの伝送ゲー１−Ｍ０３ＦＥＴ及び記憶用ＭＯ
５ＦＥＴの合成コンダクタンスとの比は、上記メモリセ
ルＭＣの読み出し動作において、相補データｖＡＤＯ，
Ｄ（ｌびＤｌ、Ｄｌ等、’）＜、ソ（７）記ｊｌ情報に
従った所望の電位差を持つような値に選ばれる。上記各
負荷ＭＯＳＦＥＴＧ１９〜Ｑ１２のゲートには、書き込
み動作の時に回路の接地電位ＧＮＤのようなハイレベル
にされる書き込み制御信号ＷＣが供給される。これによ
り、書き込み動作のとき、上記負荷ＭＯＳＦＥＴＱ９〜
Ｑ１２はオフ状態にされる。したがって、書き込み動作
における相補データ線の負荷は、上記小さなコンダクタ
ンスのＭＯＳＦＥＴＱ５〜Ｑ８のみとなり、高速な書き
込み動作が可能とされる。

同図において、ワード線ＷＯは、前述のようにＸ系デコ
ーダと駆動回路ＤＲＶとによって選択されるが、同図で
は図面が複雑化されるのを防ぐために、ノア（ＮＯＲ）
ゲート回路Ｇ１によりＸ系デコーダと駆動回路ＤＲＶと
を兼ねている。このことは、他の代表として例示的に示
されているワード線Ｗｎについても同様である。

上記Ｘ系のアドレスデコーダは、相互において類似のノ
アゲート回路Ｇｌ、Ｇ２等により構成される。これらの
ノアゲート回路Ｇｌ、０２等の入力端子には、複数ビッ
トからなるＸ系の外部アドレス信号を受けるアドレスバ
ッファＡＤＢを通してアドレスランチ回路をスルーし、
あるいは保持された内部アドレス信号が所定の組合せを
もって供給される。なお、実際には、Ｘ系デコーダは、
プリデコーダを設ける等して分割して構成されるが、こ
の実施例でそれを１つのノアゲート回路により機能的に
示している。

上記メモリアレイにおける相補データ線ＤＯと共通相補
データ線ＣＤとの間には、並列形態にされたＮチャンネ
ルＭＯＳＦＥＴＱＩ　３とＰチャンネルＭＯＳＦＥＴＱ
Ｉ　４からなるＣＭＯＳスイッチ回路が設けられる。他
のデータ線ＤＯ及びＤＩ。

Ｄｌ等も上記類似のＣＭＯＳスイッチ回路によって対応
する共通相補データ線ＣＤ、ＣＤに接続される。これら
のＣＭＯＳスイッチ回路は、Ｙ選択回路ＹＳＷを構成す
る。

上記Ｙ選択回路ＹＳＷを構成するＮチャンネル型のＭＯ
ＳＦＥＴＱＩ　２．Ｑｌ　５及びＧ１７．Ｇ１９のゲー
トには、それぞれＹ系のアドレスデコーダによって形成
される選択信号ＹＯ，Ｙｌが供給される。上記Ｐチャン
ネル型のＭＯＳＦＥＴＱ１４、Ｇ１６及びＧ１８．、Ｇ
２０のゲートには、上記選択信号ＹＯ，Ｙｌを受けるＣ
　Ｍ　Ｏ，Ｓインバータ回路Ｎｌ、Ｎ２の出力信号が供
給される。

Ｙ系のアドレスデコーダは、相互において類似の構成と
されたノアゲート回路Ｇ３．Ｇ４等により構成される。

これらのノアゲート回路０３．Ｇ４等にＳよ、複数ビッ
トからなるＹ系の外部アドレス信号を受けるアドレスバ
ッファＡＤＢを通してアトレスラッチ回路をスルーし、
あるいは保持された内部７トレス信号が所定の組合せを
もって供給される。なお、実際には、Ｙ系のデコーダも
上記同様にプリデコーダを設ける等して分割して構成さ
れるが、この実施例でそれを１つのノアゲート回路によ
り機能的に示している。

上記共通相補データ線ＣＤ、ＣＤには、ＮチャンネルＭ
ＯＳＦＥＴＱ２０．Ｇ２２とＰチ＋７ネルＭＯＳＦＥＴ
Ｑ２１．Ｇ２３からなるＣＭＯＳスイッチ回路を介して
データ入カバソファＤＩＢの出力信号であるライトデー
タＷＤＴが供給される。上記ＣＭＯＳスイッチ回路は、
書き込み制御信号ＷＣによりスイッチ制御され、それが
ハイレベルにされる書き込み動作のときに、上記Ｎチャ
ンネルＭＯＳＦＥＴＱ２０とＧ２２がオン状態にされ、
インバータ回路Ｎ３の出力信号のロウレベルによりＰチ
ャンネルＭＯＳＦＥＴＱ２１とＧ２３がオン状態にされ
る。これにより、ライトデータＷＤＴが共通相補データ
線ＣＤ、ＣＤに伝えられ、上記Ｙ選択信号及びワード線
選択信号により選択された１つのメモリセルに上記ライ
トデータＷＤＴが書き込まれる。このときには、後述す
る読み出し系のＣＭＯＳスイッチ回路はオフ状態にされ
る。

上記共通相補データ線ＣＤ、ＣＤには、ＮチャンネルＭ
ＯＳＦＥＴＱ２４．Ｑ２６とＰチャンネルＭＯＳＦＥＴ
Ｑ２５．Ｑ２７からなるＣＭＯＳスイッチ回路を介して
センスアンプＳＡの入力端子に接続される。上記ＣＭＯ
Ｓスイッチ回路は、反転の書き込み制御信号ＷＣにより
スイッチ制御され、それがハイレベルにされる読み出し
動作のときに、上記ＮチャンネルＭＯＳＦＥＴＱ２４と
Ｑ２６がオン状態にされ、インバータ回路Ｎ４の出力信
号の口うレベルによりＰチャンネルＭＯＳＦＥＴＱ２５
とＱ２７がオン状態にされる。これにより、共通相補デ
ータ線ＣＤ、ＣＤの信号がセンスアンプＳＡの入力に伝
えられる。このとき、上記書き込み系のＣＭＯＳスイッ
チ回路はオフ状態にされる。

このようなＣＭＯＳスイッチ回路を用いることの他、上
記共通相補データ線ＣＤ、ＣＤにセンスアンプの入力端
子を直接接続し、そのセンスアンプを構成する差動増幅
回路を読み出し動作のときに一定期間発生される内部活
性化パルスを供給してセンスアンプＳＡを一定期間だけ
増幅動作を行うようにしてもよい。また、ライトデータ
ＷＤＴを形成するデータ入カバソファＤＩＢの出力部に
、ハイインピーダンス状態を含むトライステート出力機
能を付加し、上記書き込み制御信号ＷＣにより制御して
書き込み動作以外のときには出力をハイインピーダンス
状態もしくはフローティング状態にするものであっても
よい。

第７図には、クロソクハソファＣＩＢの他の一実施例の
回路図が示されている。

この実施例では、相補的なりロックパルスＣＫとＣＫが
入力される。このような相補クロックパルスＣＫとＣＫ
に応して入力回路を構成するエミッタフォロワ回路が設
けられる。これらのエミッタフォロワ回路を通した相補
クロックパルスは、差動トランジスタのベースに入力さ
れ、そのコレクタ出力が前記同様なＣＭＯＳインバータ
回路を用いたレー、ル変換回路を通して内部相補クロッ
クパルスｃｋ、ｃｋが形成される。この構成では、相補
クロックパルスＣＫとＣＫを入力するモノマあるため、
レベルマージンを大きく採れる。また、コモンモードの
ノイズは、差動トランジスタ回路により相殺されるから
、外来ノイズに対して強い回路とすることができる。上
記エミッタフォロワ回路や差動トランジスタの動作電流
を形成する定電流ＭＯＳ　Ｆ　ＥＴと直列形態に設けら
れるＮチャンネルＭＯＳ　Ｆ　ＥＴは、前記アドレスバ
ッファのように選択的に活性化を行わないから、回路の
接地電位点ＧＮＤのようなハイレベルが供給されるもの
である。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、（１）外部かａ供給されるクロックパルスの立ち上がり
又は立ち下がりエツジにより供給されたアドレス信号の
ラッチを行うとともに、書き込み制御信号が活性化され
ている間に書き込み動作を継続的に行うとともにその間
データ出力端子を実質的に開放させる。これにより、書
き込みデータは書き込み制御信号が非活性化される前に
一定の書き込み時間を確保するように入力すればよく、
１サイクル中での書き込みが可能になるとともに、入出
力端子の共通化が可能となるという効果が得られる。

（２）上記［１）により、このＲＡＭが実装される実装
基板において、データバスとして入力用と出力用とを設
ける必要がなく、実装基板の配線数を低減できるという
効果が得られる。

（３）上記クロックパルス基づいて形成されるタイミン
グパルスにより上記供給されたアドレス信号がラッチさ
れるのに必要な一定時間だけアドレスバッファを活性化
させることにより、低消費電力化が可能になるという効
果が得られる。すなわち、内部回路をＣＭＯＳ回路及び
Ｂ　ｉ　−ＣＭＯ５回路を用い、入出力にＥＣＬインタ
ーフェイスを採用すると、その直流電流分が全消費電流
の３０％ないし５０％と多くを占めることとなり、低消
費電力化を妨げる大きな要因になるが、アドレスバッフ
ァを間欠的にしか動作させないことにより、大幅な低消
費電力化が可能になるものである。

（４）外部クロックパルスとして相補パルスを入力する
ことにより、動作マージンの大幅な拡大を図ることがで
きるという効果が得られる。

以上本発明者によりなされた発明を実施例に基づき具体
的に説明したが、本願発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更が可
能であることはいうまでもない。例えば、入出力インタ
ーフェイスをＥＣＬインターフェイスに代えてＴＴＬ　
（）ランジ以り・トランジスタ・ロジック）インターフ
ェイスを採用するものであってもよい。ＴＴＬレベルを
受ける入カバソファは、ＣＭＯＳ回路をそのまま用いる
ことができる。また、ＴＴＬレヘレベ出力するデータ出
カバソファは、それが非活性化されるとき、出力端子を
ハイインピーダンスもしくはフローティング状態にさせ
るようなトライステート出力回路を用いればよい。メモ
リアレイには、上記外部から供給されるクロックパルス
を利用して、そのメモリセルの選択を行う前に相補デー
タ線又は共通相補データ線を短絡するというイコライズ
を施すスイッチＭＯＳ　Ｆ　ＥＴを設けるものであって
もよい。また、ワード線はメモリセルからの読み出しが
行われると非選択レベルにするものとしてもよい。これ
により選択状態のメモリセルを通して直流電流が消費さ
れるのを防止することができる。このようなワード線の
選択動作に上記クロックパルス又はそれに基づいたパル
スを利用することができる。外部から供給されるクロッ
クパルスＣＫは、第２図や第３図に示したようにパルス
幅デユーティを５０％にする必要はなく、必要に応じて
小さく又は逆に大きく設定するものであってもよい。

また、内部回路の具体的な構成は種々変更か可能である
。そして、内部回路はＣ，ＭＯＳ回路又はＢ　ｉ−ＣＭ
ＯＳ回路を用いるもの他、ＥＣＬ回路により構成しても
よい。

この発明は、外部から供給されるクロックパルスにより
メモリ動作が制御されるセルフ・タイムド・ＲＡＭに広
く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、外部から供給されるクロックパルスの立ち
上がり又は立ち下がりエツジにより供給されたアドレス
信号のランチを行うとともに、書き込み制御信号が活性
化されている間に書き込み動作を継続的に行うとともに
その間データ出力端子を実質的に開放させる。これによ
り、書き込みデータは書き込み制御信号が非活性化され
る前に一定の書き込み時間を確保するように入力すれば
よく、１サイクル中での書き込みが可能になるとともに
、入出力端子の共通化が可能となる。そして゛、このＲ
ＡＭが実装される実装基板においてごよデータバスとじ
て入力用と出力用とを設ける必要がなく、実装基板の配
線数を低減できる。

【図面の簡単な説明】

第１図は、この発明に係るスタティック型ＲＡＭの一実
施例を示すブロック図、第２図は、その動作の一例を説明するためのタイミング
波形図、第３図は、その動作の一例を説明するだめの内部タイミ
ング波形図、第４図は、アドレスバッファとアドレスランチ回路の単
位回路の一実施例を示す回路図、第５図は、出力データ
ラノチ回路とデータ出カバソファの一実施例を示す回路
図、第６図は、メモリアレイとＹ選択回路の一実施例を示す
回路図、第７図は、クロックバッファの他の一実施例を示す回路
図、第８図は、従来のスタティック型ＲＡＭの動作の一例を
示すタイミング波形図である。ＡＤＢ・・アドレスバッファ、ＡＬＴ・・アドレスラッ
チ回路、ＤＣＲ・・デコーダ、ＤＲＶ・・駆動回路、Ｃ
ＫＢ・・クロックバッファ、ＣＮＴ・・コントロール回
路、ＤＩＢ・・データ入カバ・７フア、ＣＩＢ・・制御
入カバ・７フア、ＤＯＢ・・データ出力ハノファ、○Ｌ
Ｔ・・出力データランチ回路、Ｍ−ＡＲＹ・・メモリア
レイ、ＹｓＷ・・Ｙ選択回路、ＳＡ・・センスアンプ、
ＭＣ・・メモリセル、Ｇ１−Ｇ４・・ゲート回路、Ｎ１
〜Ｎ５・・インへ°−タ回路、ＣＮＩ、ＣＮ２−・クロ
ックドインバータ回路

Claims

【特許請求の範囲】１、外部から供給されるクロックパルスの立ち上がり又
は立ち下がりエッジにより供給されたアドレス信号をラ
ッチする機能と、書き込み制御信号が活性化されている
間じゅうに書き込み動作を行い続けるとともにその間デ
ータ出力端子を実質的に開放させる機能とを備えてなる
ことを特徴とするスタティック型ＲＡＭ。２、上記供給されるアドレス信号を受けるアドレスバッ
ファは、上記クロックパルス基づいて形成されるタイミ
ングパルスにより上記供給されたアドレス信号がラッチ
されるのに必要な一定時間だけ活性化されるものである
ことを特徴とする特許請求の範囲第１項記載のスタティ
ック型ＲＡＭ。３、上記半導体記憶装置の入出力回路は、ＥＣＬインタ
ーフェイスを構成するものであり、データ出力端子の実
質的な開放は出力信号をロウレベルにすることにより行
われるものであることを特徴とする特許請求の範囲第１
又は第２項記載のスタティック型ＲＡＭ。４、上記半導体記憶装置は、メモリセルがＭＯＳ回路か
ら構成され、それを選択する選択回路がＣＭＯＳ又はＣ
ＭＯＳ回路とバイポーラ型トランジスタとを組み合わせ
たＢｉ−ＣＭＯＳ回路から構成されるものであることを
特徴とする特許請求の範囲第１、第２又は第３項記載の
スタティック型ＲＡＭ。５、上記外部から供給されるクロックパルスは、非反転
と反転とからなる相補的なりロックパルスからなるもの
であることを特徴とする特許請求の範囲第１、第２、第
３又は第４項記載のスタティック型ＲＡＭ。