JPH0547787B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 この発明は、論理回路用の試験信号発生回路に
関するものであり、さらに詳しくいえば試験信号
の波形幅やタイミングを変えることができるよう
にした試験信号発生回路に関するものである。

(b) 発明の目的 この発明は、二つのカウンタを一つの基準信号
で制御し、これらのカウンタに独立の遅延時間を
設定することにより、試験信号の波形幅やタイミ
ングを変えることができるようにした試験信号発
生回路を提供するものである。

(c) 発明の実施例 最初に、この発明による実施例の構成図を第１
図に示す。

第１図の１Ａと１Ｂはゲート、２Ａと２Ｂは設
定器、３Ａと３Ｂはカウンタ、４はフリツプフロ
ツプ、１１Ａと１１Ｂはデイジタル信号、１２は
基準信号、１３はクロツクパルス、１４は試験信
号である。

第１図の１Ａと１Ｂ、２Ａと２Ｂ、３Ａと３Ｂ
はそれぞれ同じものなので、以下、第１図のＡ側
を主として説明し、Ｂ側は必要な部分だけを説明
することにする。

第１図のデイジタル信号１１Ａとデイジタル信
号１１Ｂは「１」と「０」で構成される。

基準信号１２はデイジタル信号１１Ａ，１１Ｂ
の繰返し周期の基準信号であり、デイジタル信号
１１Ａ，１１Ｂの繰返し周期は基準信号１２の周
期と同じになるように構成する。

ゲート１Ａにはデイジタル信号１１Ａと基準信
号１２が入り、デイジタル信号１１Ａが「１」の
とき、カウンタ３Ａに基準信号１２を伝達する。

クロツクパルス１３は基準信号１２より繰返し
周期の短い信号であり、カウンタ３Ａとカウンタ
３Ｂに入る。

設定器２Ａはカウンタ３Ａに遅延時間を設定さ
せるためのものであり、例えばメモリなどで設定
器２Ａを構成することができる。そして、図示を
省略したCPUから遅延時間に対応する設定値を
あらかじめ格納しておく。

設定器２Ａからは第１の遅延時間に対応する設
定値がカウンタ３Ａに送られ、カウンタ３Ａには
第１の遅延時間に対応する設定値がセツトされ
る。

カウンタ３Ａはセツトされた設定値だけクロツ
クパルス１３をカウントし、基準信号１２から第
１の遅延時間だけ遅れた信号を出し、フリツプフ
ロツプ４をセツトする。

例えば、クロツクパルス１３の周期が10nsの場
合に第１の遅延時間を9μsにするためには、カウ
ンタ３Ａに設定値として900をセツトするように
すればよい。

カウンタ３Ｂにも第２の遅延時間がセツトされ
ており、カウンタ３Ｂは第２の遅延時間だけ遅れ
た信号でフリツプフロツプ４をリセツトする。

したがつて、フリツプフロツプ４はカウンタ３
Ａの出力でセツトされ、カウンタ３Ｂの出力でリ
セツトされて試験信号１４を出力する。

なお、第１の遅延時間と第２の遅延時間は、同
じ時間でもよく、異なる時間にしてもよい。

次に、第１図のタイムチヤートを第２図に示
す。

第２図アはデイジタル信号１１Ａの波形であ
り、「１」、「０」、「１」と変化している。

第２図イはデイジタル信号１１Ｂの波形であ
り、デイジタル信号１１Ａの反転波形になつてい
る。

第２図ウは基準信号１２の波形図であり、第２
図エはクロツクパルス１３の波形図である。

第２図オは第２図アのデイジタル信号１１Ａが
「１」のときゲート１Ａが出力する基準信号１２
の波形図であり、第２図オのＡ１は第２図ウのＡ
に対応する。

第２図カは第１図の設定器２Ａで第１の遅延時
間をＴ１に設定した場合のカウンタ３Ａの出力波
形図であり、第２図カのＡ２は第２図オのＡ１か
らＴ１だけ遅れた信号である。

第２図キは第２図イのデイジタル信号１１Ｂが
「１」のときのゲート１Ｂが出力する基準信号１
２であり、第２図キのＢ１は第２図ウのＢに対応
する。

第２図クは、設定器２Ｂで第２の遅延時間をＴ
２に設定した場合のカウンタ３Ｂの出力波形図で
あり、第２図クのＢ２は第２図キのＢ１からＴ２
だけ遅れた信号である。

第２図ケは、第１図のフリツプフロツプ４を第
２図カのＡ２でセツトし、第２図クのＢ２でリセ
ツトしたとき、フリツプフロツプ４から出てくる
試験信号１４の波形図である。

第２図ケではフリツプフロツプ４の出力波形と
して１周期分だけを表示しているが、デイジタル
信号１１Ａ，１１Ｂおよび基準信号１２はそれぞ
れ連続信号なので、第２図ケの波形が連続してフ
リツプフロツプ４の出力から得られる。

(d) 発明の効果 この発明によれば、カウンタ３Ａに第１の遅延
時間をセツトするとともにカウンタ３Ｂに第２の
遅延時間をセツトし、クロツクパルス１３をカウ
ンタ３Ａ，３Ｂでカウントさせているので、フリ
ツプフロツプ４が出力する試験信号の幅とタイミ
ングを容易に変えることができる。

【図面の簡単な説明】

第１図はこの発明による実施例の構成図、第２
図は第１図のタイムチヤート。 １Ａ……ゲート、１Ｂ……ゲート、２Ａ……設
定器、２Ｂ……設定器、３Ａ……カウンタ、３Ｂ
……カウンタ、４……フリツプフロツプ、１１Ａ
……デイジタル信号、１１Ｂ……デイジタル信
号、１２……基準信号。

Claims (1)

1. 【特許請求の範囲】 １ 第１の遅延時間を設定する第１の設定器と、
   基準信号と第１のデイジタル信号を入力とする第
   １のゲートと、 クロツクパルスと第１のゲート出力を入力と
   し、第１の設定器の設定値だけ前記クロツクパル
   スをカウントする第１のカウンタと、 第２の遅延時間を設定する第２の設定器と、 前記基準信号と第２のデイジタル信号を入力と
   する第２のゲートと、 前記クロツクパルスと第２のゲートの出力を入
   力とし、第２の設定器の設定値だけ前記クロツク
   パルスをカウントする第２のカウンタと、 第１のカウンタ出力と第２のカウンタ出力を入
   力とするフリツプフロツプとを備え、 前記フリツプフロツプの出力から試験信号を発
   生することを特徴とする試験信号発生回路。