JPS62284518A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS62284518A JPS62284518A JP61127794A JP12779486A JPS62284518A JP S62284518 A JPS62284518 A JP S62284518A JP 61127794 A JP61127794 A JP 61127794A JP 12779486 A JP12779486 A JP 12779486A JP S62284518 A JPS62284518 A JP S62284518A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- logic elements
- time
- delay
- delay circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概要〕
高密度集積回路（ＬＳＩ ）等の集積回路内に、複数個
の論理素子を直列接続して構成した遅延回路と、各論理
素子の出力を選択する制御回路とを設けることによって
、所望の遅延時間が得られるようにしたものである。
の論理素子を直列接続して構成した遅延回路と、各論理
素子の出力を選択する制御回路とを設けることによって
、所望の遅延時間が得られるようにしたものである。
本発明は集積回路の改良に関するものである。
たとえばメモリの読取り書込み制御には、ローアドレス
ストローブ信号（ＲＡＳ ）コラムアドレスストローブ
信号（ＣＡＳ ）書込み許可信号（ＷＥ）および出力許
可信号（ＯＥ）の４種類の制御信号を用いるが、これら
の制御信号を作るためのメモリ制・御回路は９通常、１
個の高密度集積回路の中に組み込まれる。
ストローブ信号（ＲＡＳ ）コラムアドレスストローブ
信号（ＣＡＳ ）書込み許可信号（ＷＥ）および出力許
可信号（ＯＥ）の４種類の制御信号を用いるが、これら
の制御信号を作るためのメモリ制・御回路は９通常、１
個の高密度集積回路の中に組み込まれる。
ところで、これらの制御信号に対しては、各制御信号自
身および各制御信号相互間のオンオフのタイミング□に
関し、制御対象であるメモリの特性を考慮して決められ
た最小値が許容限界値として決められている。
身および各制御信号相互間のオンオフのタイミング□に
関し、制御対象であるメモリの特性を考慮して決められ
た最小値が許容限界値として決められている。
またメモリの制御においては、アクセス時間を短くする
ことが特に重要である。したがって、メモリ制御回路の
設計に際しては、これらのタイミングを、できる限り許
容限界まで近づけることによって、一連の制御が最短時
間で行われるようにしている。
ことが特に重要である。したがって、メモリ制御回路の
設計に際しては、これらのタイミングを、できる限り許
容限界まで近づけることによって、一連の制御が最短時
間で行われるようにしている。
一方、これらのタイミングの制御にはクロックを使用す
るが、クロックの周期が、たとえば５０ｎ３であるとす
ると、 ５０ｎｓのパルス幅の信号はクロックから直接
作ることができる。
るが、クロックの周期が、たとえば５０ｎ３であるとす
ると、 ５０ｎｓのパルス幅の信号はクロックから直接
作ることができる。
しかし、これから、たとえば６０ｎ３のパルス幅の信号
を作るには、５０ｎｓのパルス幅の信号と、これを１０
ｎ３遅延させた信号とを作り、二つの信号の論理和をと
るという方法を用いる。
を作るには、５０ｎｓのパルス幅の信号と、これを１０
ｎ３遅延させた信号とを作り、二つの信号の論理和をと
るという方法を用いる。
このような用途に供するため、高密度集積回路には、所
望の遅延を作るための遅延回路を使用することが多い。
望の遅延を作るための遅延回路を使用することが多い。
この際、前記のように、制御信号のタイミングをできる
限り許容限界に近づけるうえで、正確な遅延時間が得ら
れることが非常に重要である。
限り許容限界に近づけるうえで、正確な遅延時間が得ら
れることが非常に重要である。
高密度集積回路の内部で精密な時間単位の遅延時間を必
要とする場合には、従来、たとえば遅延時間がｌ ｎｓ
前後の論理素子を直列に複数個接続したものを、高密度
集積回路の内部に設ける（第一の従来例）、あるいは外
部に設ける（第二の従来例）という方法が採られていた
。
要とする場合には、従来、たとえば遅延時間がｌ ｎｓ
前後の論理素子を直列に複数個接続したものを、高密度
集積回路の内部に設ける（第一の従来例）、あるいは外
部に設ける（第二の従来例）という方法が採られていた
。
上記第一の従来例では、製品のばらつきあるいは温度変
化等を考慮して１遅延時間に対してかなりの許容限界を
与える必要があり、高速のメモリ制御回路等には適用で
きなかった。
化等を考慮して１遅延時間に対してかなりの許容限界を
与える必要があり、高速のメモリ制御回路等には適用で
きなかった。
また第二の従来例においては２通用装置の小型化・コス
トダウンの妨げになっていた。
トダウンの妨げになっていた。
すなわち９本発明の目的は、高速のメモリ制御回路に通
した遅延回路内蔵の集積回路を提供するにある。
した遅延回路内蔵の集積回路を提供するにある。
（問題点を解決するための手段）
本発明による集積回路は、第１図の原理図に示すように
、複数個の論理素子１１〜１ｎを直列接続して構成した
遅延回路１と、遅延回路１に与えられる大力パルスを計
数するカウンタ２と、複数個の論理素子１１〜１ｎの各
々の出力パルスを選択する選択回路３とを内蔵したもの
である。
、複数個の論理素子１１〜１ｎを直列接続して構成した
遅延回路１と、遅延回路１に与えられる大力パルスを計
数するカウンタ２と、複数個の論理素子１１〜１ｎの各
々の出力パルスを選択する選択回路３とを内蔵したもの
である。
第２図は９選択回路３と遅延回路１との間に単安定マル
チバイブレークを接続したときの、単安定マルチバイブ
レータの出力（０）および各論理素子１１〜１ｍの出力
（１）〜（ｍ＞の関係を示すタイムチャートであり、単
安定マルチバイブレークの出力（０）の立下がりから立
上がりまでの時間Ｔｄがｍ個の論理素子１１〜ｂ＋＋の
各々における遅延時間の和に等しいことを表している。
チバイブレークを接続したときの、単安定マルチバイブ
レータの出力（０）および各論理素子１１〜１ｍの出力
（１）〜（ｍ＞の関係を示すタイムチャートであり、単
安定マルチバイブレークの出力（０）の立下がりから立
上がりまでの時間Ｔｄがｍ個の論理素子１１〜ｂ＋＋の
各々における遅延時間の和に等しいことを表している。
“
゛この時間Ｔｄは、カウンタ２による所定時間内のカウ
ント値から求めることができるので、これが所望の値に
なるように論理素子１１〜１ｍの出力を選択することに
より、所望の遅延時間Ｔｄを得ることができる。
ント値から求めることができるので、これが所望の値に
なるように論理素子１１〜１ｍの出力を選択することに
より、所望の遅延時間Ｔｄを得ることができる。
第３図は本発明の実施例の構成図であり遅延回路１の先
頭の論理素子１１はＯＲ棄子、また以降の論理素子１２
〜１ｎ＋はＡＮＤ素子としている。
頭の論理素子１１はＯＲ棄子、また以降の論理素子１２
〜１ｎ＋はＡＮＤ素子としている。
ＯＲ回路５を介し起動パルスを入力することによっテ単
安定マルチバイブレータ４を起動すると。
安定マルチバイブレータ４を起動すると。
生成された所定パルス幅の信号は遅延回路１に人力され
、遅延回路１で遅延を受けたのち単安定マルチバイブレ
ータ４に入力され、一定間隔の連続パルスｔＯ）が作ら
れる。
、遅延回路１で遅延を受けたのち単安定マルチバイブレ
ータ４に入力され、一定間隔の連続パルスｔＯ）が作ら
れる。
これを、カウンタ２によってカウントし、外部に設けた
図示省略のファームウェアによってカウント値から遅延
時間を計算し、同じく外部に設けた図示省略の制御回路
によって選択回路３を制御し、所望の遅延時間が得られ
るように論理素子１１〜１ｍの出力を選択する。
図示省略のファームウェアによってカウント値から遅延
時間を計算し、同じく外部に設けた図示省略の制御回路
によって選択回路３を制御し、所望の遅延時間が得られ
るように論理素子１１〜１ｍの出力を選択する。
これを、装置電源投入時あるいは稼働中等に適時おこな
い、所童の遅延時間が得られたあと、単安定マルチバイ
ブレーク４を停止させ５遅延回路１と選択回路３とによ
って作られる遅延を内部回路６で利用する。 ・ 各論理素子１１〜１ｍにおける遅延時間は約１０３であ
るから、約１ ｎｓの精度で所望の遅延時間を作ること
ができる。
い、所童の遅延時間が得られたあと、単安定マルチバイ
ブレーク４を停止させ５遅延回路１と選択回路３とによ
って作られる遅延を内部回路６で利用する。 ・ 各論理素子１１〜１ｍにおける遅延時間は約１０３であ
るから、約１ ｎｓの精度で所望の遅延時間を作ること
ができる。
したがって高密度集積回路の製品のばらつきや温度変化
等による制御信号のタイミングの変動を高い精度で補償
することができる。
等による制御信号のタイミングの変動を高い精度で補償
することができる。
以上説明したように１本発明による高密度集積回路では
、所望の遅延時間を高精度で作ることができる。このた
め、たとえばメモリ制御回路においては、制御信号のタ
イミングを許容限界に近づけることができ、アクセス時
間を短縮するうえで大きな効果が得られる。
、所望の遅延時間を高精度で作ることができる。このた
め、たとえばメモリ制御回路においては、制御信号のタ
イミングを許容限界に近づけることができ、アクセス時
間を短縮するうえで大きな効果が得られる。
第１図は本発明の原理図。
第２図は作用の説明図。
第３図は実施例の構成図である。
図中。
１は遅延回路、１１〜１ｎは論理素子。
２はカウンタ、 ３は選択回路。
４は単安定マルチバイブレークを指す。
第１図
（島
作用の説明図
第２図
第 ３ 図
Claims (1)
- 【特許請求の範囲】 複数個の論理素子（１１〜１ｎ）を直列接続して構成し
た遅延回路（１）と、 前記遅延回路（１）に与えられる入力パルスを計数する
カウンタ（２）と、 前記複数個の論理素子（１１〜１ｎ）の各々の出力パル
スを選択する選択回路（３）とを備えることを特徴とす
る集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61127794A JPS62284518A (ja) | 1986-06-02 | 1986-06-02 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61127794A JPS62284518A (ja) | 1986-06-02 | 1986-06-02 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62284518A true JPS62284518A (ja) | 1987-12-10 |
Family
ID=14968839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61127794A Pending JPS62284518A (ja) | 1986-06-02 | 1986-06-02 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62284518A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228495A (ja) * | 1987-03-18 | 1988-09-22 | Hitachi Ltd | 半導体集積回路 |
| JPH01241222A (ja) * | 1988-03-22 | 1989-09-26 | Nec Corp | Ａｄ変換器 |
| JPH0289294A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | 半導体集積回路 |
| US5014242A (en) * | 1987-12-10 | 1991-05-07 | Hitachi, Ltd. | Semiconductor device for a ram disposed on chip so as to minimize distances of signal paths between the logic circuits and memory circuit |
| WO1995002885A1 (en) * | 1993-07-13 | 1995-01-26 | Seiko Epson Corporation | Semiconductor memory device |
-
1986
- 1986-06-02 JP JP61127794A patent/JPS62284518A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228495A (ja) * | 1987-03-18 | 1988-09-22 | Hitachi Ltd | 半導体集積回路 |
| US5014242A (en) * | 1987-12-10 | 1991-05-07 | Hitachi, Ltd. | Semiconductor device for a ram disposed on chip so as to minimize distances of signal paths between the logic circuits and memory circuit |
| US5367490A (en) * | 1987-12-10 | 1994-11-22 | Hitachi, Ltd. | Semiconductor integrated circuit device with two variable delay lines in writing circuit control |
| JPH01241222A (ja) * | 1988-03-22 | 1989-09-26 | Nec Corp | Ａｄ変換器 |
| JPH0289294A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | 半導体集積回路 |
| WO1995002885A1 (en) * | 1993-07-13 | 1995-01-26 | Seiko Epson Corporation | Semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6002615A (en) | Clock shift circuit and synchronous semiconductor memory device using the same | |
| JP2701030B2 (ja) | 高速記憶装置の書込制御回路 | |
| JP2695535B2 (ja) | タイマ入力制御回路及びカウンタ制御回路 | |
| JPH0664099B2 (ja) | デジタル位相計回路 | |
| JPH0283891A (ja) | 半導体メモリ | |
| US4282488A (en) | Noise eliminator circuit | |
| JPH04366779A (ja) | パルス発生装置 | |
| JPS6279379A (ja) | タイミング信号発生装置 | |
| US5065041A (en) | Timing generator module | |
| SU1550609A1 (ru) | Программируемое устройство формировани сигнала | |
| SU1202045A1 (ru) | Устройство задержки | |
| JP2788729B2 (ja) | 制御信号発生回路 | |
| SU832598A1 (ru) | Буферное запоминающее устройство | |
| JPH04194776A (ja) | 時間差測定回路 | |
| JPH045292B2 (ja) | ||
| JP2534278B2 (ja) | メモリ制御回路 | |
| SU752797A1 (ru) | Программируемый преобразователь код-временной интервал | |
| JPH03108199A (ja) | ディレイ回路 | |
| JPH0256047A (ja) | ダイレクト・メモリ・アクセス制御装置 | |
| SU1587504A1 (ru) | Устройство программного управлени | |
| JPH02101696A (ja) | メモリ装置 | |
| JPS61243527A (ja) | ビツトバツフア回路 | |
| JP3158530B2 (ja) | 半導体メモリ装置 | |
| JPH03142878A (ja) | 半導体集積回路 | |
| JPH0547787B2 (ja) |