JPH0547921A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0547921A JPH0547921A JP20280091A JP20280091A JPH0547921A JP H0547921 A JPH0547921 A JP H0547921A JP 20280091 A JP20280091 A JP 20280091A JP 20280091 A JP20280091 A JP 20280091A JP H0547921 A JPH0547921 A JP H0547921A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film pattern
- forming
- oxidation
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の製造において、シリコン半導体
基板での選択酸化を利用した絶縁物素子分離領域の形成
方法に関し、従来の選択酸化によって生じる段差および
バーズビークを招かないような選択酸化による素子分離
領域形成方法を提供する。 【構成】 （ア）シリコン半導体基板１上に耐酸化膜パ
ターン２を形成する工程；（イ）該シリコン半導体基板
を選択的にエッチング除去する工程；（ウ）該エッチン
グ除去域でのアイソレーション領域相当域にて素子形成
領域から所定距離（数μｍ）離れて絶縁膜パターン６を
形成する工程；（エ）該素子領域と該絶縁膜パターンと
の間にＳＯＧ７を埋め込む工程；（オ）熱酸化処理によ
って該ＳＯＧおよび該シリコン基板を選択酸化して酸化
絶縁膜８とし、該絶縁膜パターン６とで素子分離絶縁膜
９を形成する工程；および（カ）該耐酸化膜パターンを
除去する工程；を含んでなるように構成する。
基板での選択酸化を利用した絶縁物素子分離領域の形成
方法に関し、従来の選択酸化によって生じる段差および
バーズビークを招かないような選択酸化による素子分離
領域形成方法を提供する。 【構成】 （ア）シリコン半導体基板１上に耐酸化膜パ
ターン２を形成する工程；（イ）該シリコン半導体基板
を選択的にエッチング除去する工程；（ウ）該エッチン
グ除去域でのアイソレーション領域相当域にて素子形成
領域から所定距離（数μｍ）離れて絶縁膜パターン６を
形成する工程；（エ）該素子領域と該絶縁膜パターンと
の間にＳＯＧ７を埋め込む工程；（オ）熱酸化処理によ
って該ＳＯＧおよび該シリコン基板を選択酸化して酸化
絶縁膜８とし、該絶縁膜パターン６とで素子分離絶縁膜
９を形成する工程；および（カ）該耐酸化膜パターンを
除去する工程；を含んでなるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、より詳しくは、シリコン半導体基板での選択酸化を
利用した絶縁物素子分離（アイソレーション）領域の形
成方法に関する。近年のＩＣやＶＬＳＩでの高速化・高
集積化に伴うパターンスケールダウン（微細化）におい
ては、素子分離絶縁膜の平坦化、バーズビークに起因す
る寄生容量の低減などが要求されている。そのために、
素子分離絶縁膜とシリコン基板との段差の低減、バーズ
ビークの低減を図る必要がある。
法、より詳しくは、シリコン半導体基板での選択酸化を
利用した絶縁物素子分離（アイソレーション）領域の形
成方法に関する。近年のＩＣやＶＬＳＩでの高速化・高
集積化に伴うパターンスケールダウン（微細化）におい
ては、素子分離絶縁膜の平坦化、バーズビークに起因す
る寄生容量の低減などが要求されている。そのために、
素子分離絶縁膜とシリコン基板との段差の低減、バーズ
ビークの低減を図る必要がある。
【０００２】
【従来の技術】従来の選択酸化による素子分離技術は、
ＬＯＣＯＳとして知られており、シリコン基板の上に耐
酸化膜パターンを形成しておき、熱酸化処理で耐酸化膜
パターンに覆われていないシリコンを酸化して酸化膜
（ＳｉＯ2 膜）を形成するわけである。熱酸化の際に、
シリコンは酸化されて約二倍の体積のＳｉＯ2 となるだ
けでなく、酸化が耐酸化膜パターンの下へ（すなわち、
横方向へ）進行して、結果として耐酸化膜パターンの端
部を持ち上げるようにバーズビーク形状の酸化膜（Ｓｉ
Ｏ2 膜）が生じてしまう。さらに、通常は、この選択的
熱酸化時の結晶欠陥発生を抑制する欠陥緩衝用の薄いシ
リコン酸化膜（ＳｉＯ2 膜）を耐酸化膜パターンの下に
予め形成しておくので、この薄いシリコン酸化膜がバー
ズビークの形成を促進してしまう。
ＬＯＣＯＳとして知られており、シリコン基板の上に耐
酸化膜パターンを形成しておき、熱酸化処理で耐酸化膜
パターンに覆われていないシリコンを酸化して酸化膜
（ＳｉＯ2 膜）を形成するわけである。熱酸化の際に、
シリコンは酸化されて約二倍の体積のＳｉＯ2 となるだ
けでなく、酸化が耐酸化膜パターンの下へ（すなわち、
横方向へ）進行して、結果として耐酸化膜パターンの端
部を持ち上げるようにバーズビーク形状の酸化膜（Ｓｉ
Ｏ2 膜）が生じてしまう。さらに、通常は、この選択的
熱酸化時の結晶欠陥発生を抑制する欠陥緩衝用の薄いシ
リコン酸化膜（ＳｉＯ2 膜）を耐酸化膜パターンの下に
予め形成しておくので、この薄いシリコン酸化膜がバー
ズビークの形成を促進してしまう。
【０００３】
【発明が解決しようとする課題】従って、従来の選択酸
化法による素子分離では、今後更に進であろう集積回路
の高速・高集積化に伴うスケールダウンに対して、次の
ような問題がある。選択酸化によって生じる段差（酸
化膜とシリコン基板との段差）が上層層間絶縁膜および
上層配線層の信頼性低下を招く（すなわち、ステップカ
バーレッジトラブルを招く）。
化法による素子分離では、今後更に進であろう集積回路
の高速・高集積化に伴うスケールダウンに対して、次の
ような問題がある。選択酸化によって生じる段差（酸
化膜とシリコン基板との段差）が上層層間絶縁膜および
上層配線層の信頼性低下を招く（すなわち、ステップカ
バーレッジトラブルを招く）。
【０００４】バーズビークの発生（進行）が素子形成
領域を狭めることになり、加工（寸法）精度の低下とな
る。素子（トランジスタ）の動作速度に悪影響を与え
る寄生容量の全体からみて、バーズビークによる寄生容
量の占める割合の増加を招く。本発明の目的は、上述し
た欠点を招かないような選択酸化による素子分離領域形
成方法を提供することである。
領域を狭めることになり、加工（寸法）精度の低下とな
る。素子（トランジスタ）の動作速度に悪影響を与え
る寄生容量の全体からみて、バーズビークによる寄生容
量の占める割合の増加を招く。本発明の目的は、上述し
た欠点を招かないような選択酸化による素子分離領域形
成方法を提供することである。
【０００５】
【課題を解決するための手段】上述の目的が、工程
（ア）〜（カ）：（ア）シリコン半導体基板上に耐酸化
膜パターンを形成する工程；（イ）該耐酸化膜パターン
で覆われていない該シリコン半導体基板を選択的にエッ
チング除去する工程；（ウ）該エッチング除去域でのア
イソレーション領域相当域にて素子形成領域から所定距
離だけ離れて該素子領域を囲むように絶縁膜パターンを
形成する工程；（エ）該素子領域と該絶縁膜パターンと
の間にＳＯＧを埋め込む工程；（オ）熱酸化処理によっ
て該ＳＯＧおよび該シリコン基板を選択酸化して酸化絶
縁膜とし、該絶縁膜パターンとで素子分離絶縁膜を形成
する工程；および（カ）該耐酸化膜パターンを除去する
工程；を含んでなることを特徴とする半導体装置の製造
方法によって達成される。
（ア）〜（カ）：（ア）シリコン半導体基板上に耐酸化
膜パターンを形成する工程；（イ）該耐酸化膜パターン
で覆われていない該シリコン半導体基板を選択的にエッ
チング除去する工程；（ウ）該エッチング除去域でのア
イソレーション領域相当域にて素子形成領域から所定距
離だけ離れて該素子領域を囲むように絶縁膜パターンを
形成する工程；（エ）該素子領域と該絶縁膜パターンと
の間にＳＯＧを埋め込む工程；（オ）熱酸化処理によっ
て該ＳＯＧおよび該シリコン基板を選択酸化して酸化絶
縁膜とし、該絶縁膜パターンとで素子分離絶縁膜を形成
する工程；および（カ）該耐酸化膜パターンを除去する
工程；を含んでなることを特徴とする半導体装置の製造
方法によって達成される。
【０００６】該絶縁膜パターンは、エッチング深さと同
程度の厚さで全面に堆積形成した絶縁膜を選択エッチン
グして得られることが望ましく、表面の平坦化に寄与す
る。ＳＯＧを埋め込むことになる該素子領域と該絶縁膜
パターンとの距離（間隔）は２〜４μｍであることが好
ましく、２μｍより狭いと絶縁膜パターニングの工程の
際に、加工精度が要求され、一方４μｍより広いと隣接
する素子との加工精度が要求される。
程度の厚さで全面に堆積形成した絶縁膜を選択エッチン
グして得られることが望ましく、表面の平坦化に寄与す
る。ＳＯＧを埋め込むことになる該素子領域と該絶縁膜
パターンとの距離（間隔）は２〜４μｍであることが好
ましく、２μｍより狭いと絶縁膜パターニングの工程の
際に、加工精度が要求され、一方４μｍより広いと隣接
する素子との加工精度が要求される。
【０００７】
【作用】本発明では、素子分離（アイソレーション）領
域を予めエッチングして、シリコン基板の表面より低く
しておいて、ＳＯＧおよびシリコン基板の選択酸化での
体積膨張で素子分離絶縁膜と素子形成領域シリコン基板
との段差をほぼなくして、平坦な表面とすることができ
る。選択酸化によって先ずＳＯＧが酸化され、そしてシ
リコン基板が少し酸化されるのでバーズビークが発生し
ても小さいものである。
域を予めエッチングして、シリコン基板の表面より低く
しておいて、ＳＯＧおよびシリコン基板の選択酸化での
体積膨張で素子分離絶縁膜と素子形成領域シリコン基板
との段差をほぼなくして、平坦な表面とすることができ
る。選択酸化によって先ずＳＯＧが酸化され、そしてシ
リコン基板が少し酸化されるのでバーズビークが発生し
ても小さいものである。
【０００８】
【実施例】以下、添付図面を参照して、本発明の実施態
様例によって本発明を詳細に説明する。図１〜図６は、
本発明に係る半導体装置の製造方法にしたがって素子分
離絶縁膜を形成する工程を説明する概略断面図および平
面図である。
様例によって本発明を詳細に説明する。図１〜図６は、
本発明に係る半導体装置の製造方法にしたがって素子分
離絶縁膜を形成する工程を説明する概略断面図および平
面図である。
【０００９】図１に示すように、シリコン基板（例え
ば、Ｐ型（１００）Ｓｉ、１０〜２０Ωcm）１を用意
し、熱酸化処理して薄い酸化（ＳｉＯ2)膜２を全面に形
成する。この薄い酸化膜２は、例えば、厚さ１０nmであ
り、シリコン基板に直接に窒化シリコン膜（耐酸化膜）
を形成して選択熱酸化処理すると、シリコンと窒化シリ
コンとの熱ストレスに起因した結晶欠陥が発生するのを
抑制する。この酸化膜２の上にＣＶＤ法（化学的気相成
長法）によって耐酸化膜である窒化シリコン（Ｓｉ 3 Ｎ
4)膜３を全面に形成する。この耐酸化膜３の厚さは、例
えば、１５０nmである。さらに、耐酸化膜３の全面にＣ
ＶＤ法によって酸化（ＳｉＯ2)膜４（厚さ２００nmで）
を形成する。
ば、Ｐ型（１００）Ｓｉ、１０〜２０Ωcm）１を用意
し、熱酸化処理して薄い酸化（ＳｉＯ2)膜２を全面に形
成する。この薄い酸化膜２は、例えば、厚さ１０nmであ
り、シリコン基板に直接に窒化シリコン膜（耐酸化膜）
を形成して選択熱酸化処理すると、シリコンと窒化シリ
コンとの熱ストレスに起因した結晶欠陥が発生するのを
抑制する。この酸化膜２の上にＣＶＤ法（化学的気相成
長法）によって耐酸化膜である窒化シリコン（Ｓｉ 3 Ｎ
4)膜３を全面に形成する。この耐酸化膜３の厚さは、例
えば、１５０nmである。さらに、耐酸化膜３の全面にＣ
ＶＤ法によって酸化（ＳｉＯ2)膜４（厚さ２００nmで）
を形成する。
【００１０】次に、図２に示すように、所定パターン形
状にしたがって酸化膜４、耐酸化膜３、薄い酸化膜２お
よびシリコン基板１を選択エッチングする。そのために
は、酸化膜４の上にレジストを塗布し、露光・現像し
て、所定のレジストパターン（図示せず）を通常のリソ
グラフィ技術によって形成し、異方性ドライエッチング
法によって、酸化膜４、耐酸化膜３および薄い酸化膜２
をエッチングする。さらに、エッチングガスをシリコン
用に代えた異方性ドライエッチング法によってシリコン
基板１を深さ、例えば、２００〜４００nmまでエッチン
グして凹所を形成する。このエッチング箇所（凹所）は
少なくとも素子分離領域５Ａに対応し、バイポーラトラ
ンジスタではコレクタとベースとの間の絶縁領域５Ｂを
も含んでいる。この状態での平面図が図３である。な
お、酸化膜４を形成しないでレジスト膜で代用すること
も可能ではあるが、耐酸化膜４の窒化シリコンを高精度
に加工（エッチング）してエッチング工程全体として高
精度の選択エッチングを行うには酸化膜４があった方が
良い。
状にしたがって酸化膜４、耐酸化膜３、薄い酸化膜２お
よびシリコン基板１を選択エッチングする。そのために
は、酸化膜４の上にレジストを塗布し、露光・現像し
て、所定のレジストパターン（図示せず）を通常のリソ
グラフィ技術によって形成し、異方性ドライエッチング
法によって、酸化膜４、耐酸化膜３および薄い酸化膜２
をエッチングする。さらに、エッチングガスをシリコン
用に代えた異方性ドライエッチング法によってシリコン
基板１を深さ、例えば、２００〜４００nmまでエッチン
グして凹所を形成する。このエッチング箇所（凹所）は
少なくとも素子分離領域５Ａに対応し、バイポーラトラ
ンジスタではコレクタとベースとの間の絶縁領域５Ｂを
も含んでいる。この状態での平面図が図３である。な
お、酸化膜４を形成しないでレジスト膜で代用すること
も可能ではあるが、耐酸化膜４の窒化シリコンを高精度
に加工（エッチング）してエッチング工程全体として高
精度の選択エッチングを行うには酸化膜４があった方が
良い。
【００１１】図４に示すように、酸化膜４をウェットエ
ッチング法によってエッチング除去する。次に、表出し
ている全面にＣＶＤ法によって酸化膜（ＳｉＯ2 、厚さ
２００〜４００nm）を形成し、レジストの塗布・露光・
現像で所定のレジストパターン（図示せず）を形成し、
ウエットエッチング法によって酸化膜を選択エッチング
して絶縁膜パターン６を、図４に示すように、形成す
る。この絶縁膜パターン６は素子分離領域５Ａであって
素子形成領域となるシリコン基板凸部１Ｂおよび１Ｃか
ら数μｍ（２〜４μｍ）離れた所に位置する。このよう
にして絶縁膜パターン６とシリコン基板凸部１Ｂおよび
１Ｃとの間には空間がある。また、シリコン基板凸部１
Ｂおよび１Ｃの間の絶縁領域５Ｂも空間となっている。
そして、ＳＯＧ（スピンオングラス、例えば、東京応化
の「ＯＣＤ（商品名）」）を回転塗布法で全面に塗布し
て、これら空間（凹所）内をＳＯＧ７で埋める。ＳＯＧ
７の厚さは、例えば、７５〜１５０nmであり、側壁にも
付着している。このＳＯＧ７を８００℃、３０分、水蒸
気添加の酸素（Wet O2) 雰囲気下でキュアする。この状
態での平面図が図５である。
ッチング法によってエッチング除去する。次に、表出し
ている全面にＣＶＤ法によって酸化膜（ＳｉＯ2 、厚さ
２００〜４００nm）を形成し、レジストの塗布・露光・
現像で所定のレジストパターン（図示せず）を形成し、
ウエットエッチング法によって酸化膜を選択エッチング
して絶縁膜パターン６を、図４に示すように、形成す
る。この絶縁膜パターン６は素子分離領域５Ａであって
素子形成領域となるシリコン基板凸部１Ｂおよび１Ｃか
ら数μｍ（２〜４μｍ）離れた所に位置する。このよう
にして絶縁膜パターン６とシリコン基板凸部１Ｂおよび
１Ｃとの間には空間がある。また、シリコン基板凸部１
Ｂおよび１Ｃの間の絶縁領域５Ｂも空間となっている。
そして、ＳＯＧ（スピンオングラス、例えば、東京応化
の「ＯＣＤ（商品名）」）を回転塗布法で全面に塗布し
て、これら空間（凹所）内をＳＯＧ７で埋める。ＳＯＧ
７の厚さは、例えば、７５〜１５０nmであり、側壁にも
付着している。このＳＯＧ７を８００℃、３０分、水蒸
気添加の酸素（Wet O2) 雰囲気下でキュアする。この状
態での平面図が図５である。
【００１２】図６に示すように、熱酸化処理（例えば、
１０００℃、１００分、Wet O2雰囲気）を施して、キュ
アしたＳＯＧ７を酸化し、さらにその周囲にあるシリコ
ンを多少酸化して酸化絶縁膜８（厚さ４００〜６００n
m）を形成し、先に形成した絶縁膜パターン６とで素子
分離絶縁膜９を構成する。この選択熱酸化ではシリコン
基板１のシリコン酸化は従来よりも大幅に減って、バー
ズビークは殆ど発生しない。なお、このように形成した
素子分離絶縁膜９の表面がほぼ平坦となるようにＳＯＧ
７の塗布量及び熱酸化処理時間を設定する。次に、耐酸
化膜４をウェットエッチング法によってエッチング除去
し、さらにその下の薄い酸化膜２をエッチング液を代え
てエッチング除去する。この状態で、シリコン基板１の
凸部１Ｂおよび１Ｃと素子分離絶縁膜９とがほぼ平坦と
なる。それから、表出したシリコン基板１の凸部１Ｂお
よび１Ｃに通常の工程で不純物をドープするなどして、
バイポーラトランジスタ（あるいはＭＯＳＦＥＴ）を製
造する。
１０００℃、１００分、Wet O2雰囲気）を施して、キュ
アしたＳＯＧ７を酸化し、さらにその周囲にあるシリコ
ンを多少酸化して酸化絶縁膜８（厚さ４００〜６００n
m）を形成し、先に形成した絶縁膜パターン６とで素子
分離絶縁膜９を構成する。この選択熱酸化ではシリコン
基板１のシリコン酸化は従来よりも大幅に減って、バー
ズビークは殆ど発生しない。なお、このように形成した
素子分離絶縁膜９の表面がほぼ平坦となるようにＳＯＧ
７の塗布量及び熱酸化処理時間を設定する。次に、耐酸
化膜４をウェットエッチング法によってエッチング除去
し、さらにその下の薄い酸化膜２をエッチング液を代え
てエッチング除去する。この状態で、シリコン基板１の
凸部１Ｂおよび１Ｃと素子分離絶縁膜９とがほぼ平坦と
なる。それから、表出したシリコン基板１の凸部１Ｂお
よび１Ｃに通常の工程で不純物をドープするなどして、
バイポーラトランジスタ（あるいはＭＯＳＦＥＴ）を製
造する。
【００１３】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によれば、バーズビークの殆どなしに
かつ段差のない素子分離絶縁膜を形成することができ
る。従って、バーズビークがないだけにそれだけバーズ
ビークに起因した寄生容量もないわけで、寄生容量の低
減ができ、素子の動作速度が向上し、さらに素子形成領
域も精度良く形成できる。
体装置の製造方法によれば、バーズビークの殆どなしに
かつ段差のない素子分離絶縁膜を形成することができ
る。従って、バーズビークがないだけにそれだけバーズ
ビークに起因した寄生容量もないわけで、寄生容量の低
減ができ、素子の動作速度が向上し、さらに素子形成領
域も精度良く形成できる。
【図１】本発明に係る製造方法でのシリコン基板上に膜
を形成したときの半導体装置の概略断面図である。
を形成したときの半導体装置の概略断面図である。
【図２】本発明に係る製造方法でのシリコン基板を選択
エッチングしたときの半導体装置の概略断面図である。
エッチングしたときの半導体装置の概略断面図である。
【図３】図２の半導体装置の概略平面図である。
【図４】本発明に係る製造方法でのＳＯＧを塗布形成し
たときの半導体装置の概略断面図である。
たときの半導体装置の概略断面図である。
【図５】図４の半導体装置の概略平面図である。
【図６】本発明に係る製造方法での素子分離絶縁膜を形
成したときの半導体装置の概略断面図である。
成したときの半導体装置の概略断面図である。
１…シリコン基板 ３…耐酸化膜 ４…酸化膜 ５Ａ…素子分離領域 ５Ｂ…絶縁領域 ６…酸化膜パターン ７…ＳＯＧ ８…酸化絶縁膜 ９…素子分離絶縁膜
Claims (3)
- 【請求項１】 下記工程（ア）〜（カ）： （ア）シリコン半導体基板（１）上に耐酸化膜パターン
を形成する工程； （イ）前記耐酸化膜パターンで覆われていない前記シリ
コン半導体基板（１）を選択的にエッチング除去する工
程； （ウ）前記エッチング除去域でのアイソレーション領域
相当域にて素子形成領域から所定の距離だけ離れて絶縁
膜パターン（６）を形成する工程； （エ）前記素子領域（１Ｂ、１Ｃ）と前記絶縁膜パター
ン（６）との間にＳＯＧ（７）を埋め込む工程； （オ）熱酸化処理によって前記ＳＯＧおよび前記シリコ
ン基板を選択酸化して酸化絶縁膜（８）とし、前記絶縁
膜パターン（６）とで素子分離絶縁膜（９）を形成する
工程；および （カ）前記耐酸化膜パターンを除去する工程；を含んで
なることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記絶縁膜パターン（６）は、エッチン
グ深さと同程度の厚さで全面に堆積形成した絶縁膜を選
択エッチングして得られることを特徴とする請求項１記
載の製造方法。 - 【請求項３】 前記素子領域（１Ｂ、１Ｃ）と前記絶縁
膜パターン（６）との間隔は２〜４μｍであることを特
徴とする請求項１記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20280091A JPH0547921A (ja) | 1991-08-13 | 1991-08-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20280091A JPH0547921A (ja) | 1991-08-13 | 1991-08-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547921A true JPH0547921A (ja) | 1993-02-26 |
Family
ID=16463406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20280091A Withdrawn JPH0547921A (ja) | 1991-08-13 | 1991-08-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547921A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5456952A (en) * | 1994-05-17 | 1995-10-10 | Lsi Logic Corporation | Process of curing hydrogen silsesquioxane coating to form silicon oxide layer |
| US7275851B2 (en) | 2002-04-04 | 2007-10-02 | Seiko Epson Corporation | Radiating member, illuminating device, electro-optical device, and electronic device |
| KR101107704B1 (ko) * | 2005-02-28 | 2012-01-25 | 엘지디스플레이 주식회사 | 방열판 및 그를 포함하는 액정표시소자 |
-
1991
- 1991-08-13 JP JP20280091A patent/JPH0547921A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5456952A (en) * | 1994-05-17 | 1995-10-10 | Lsi Logic Corporation | Process of curing hydrogen silsesquioxane coating to form silicon oxide layer |
| US5549934A (en) * | 1994-05-17 | 1996-08-27 | Lsi Logic Corporation | Process of curing hydrogen silsesquioxane coating to form silicon oxide layer |
| US7275851B2 (en) | 2002-04-04 | 2007-10-02 | Seiko Epson Corporation | Radiating member, illuminating device, electro-optical device, and electronic device |
| KR101107704B1 (ko) * | 2005-02-28 | 2012-01-25 | 엘지디스플레이 주식회사 | 방열판 및 그를 포함하는 액정표시소자 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4260396B2 (ja) | 半導体装置およびその製造方法 | |
| JPH10303290A (ja) | 半導体装置の素子分離方法 | |
| US5882981A (en) | Mesa isolation Refill Process for Silicon on Insulator Technology Using Flowage Oxides as the Refill Material | |
| JPH10303291A (ja) | 半導体装置及びその製造方法 | |
| JPH03787B2 (ja) | ||
| JPH0427702B2 (ja) | ||
| US6258726B1 (en) | Method of forming isolation film for semiconductor devices | |
| EP1184902A1 (en) | Method for forming an isolation trench in a SOI substrate | |
| JPH0547921A (ja) | 半導体装置の製造方法 | |
| JP3178416B2 (ja) | 半導体装置の製造方法 | |
| JPH09289245A (ja) | 半導体装置の製造方法 | |
| KR100564561B1 (ko) | 보이드 없는 반도체 소자의 트렌치 소자 분리 방법 | |
| US6388303B1 (en) | Semiconductor device and semiconductor device manufacture method | |
| JPS6359538B2 (ja) | ||
| KR19980068057A (ko) | 트렌치 소자분리방법 | |
| JPH06163528A (ja) | 半導体装置の製造方法 | |
| KR100364124B1 (ko) | 반도체소자의소자분리막제조방법 | |
| KR100829370B1 (ko) | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 | |
| KR940009578B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JPS6312381B2 (ja) | ||
| JPH02116131A (ja) | 半導体装置の製造方法 | |
| JPS6322065B2 (ja) | ||
| JPH06163683A (ja) | 半導体集積回路の製造方法 | |
| JPS61214537A (ja) | 半導体装置の製造方法 | |
| JPH08172086A (ja) | 選択酸化法を用いた半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |