JPH09289245A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH09289245A
JPH09289245A JP8100773A JP10077396A JPH09289245A JP H09289245 A JPH09289245 A JP H09289245A JP 8100773 A JP8100773 A JP 8100773A JP 10077396 A JP10077396 A JP 10077396A JP H09289245 A JPH09289245 A JP H09289245A
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JP
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film
sio
forming
trench
polysilicon
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JP8100773A
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Koji Kimura
幸治 木村
Rintarou Okamoto
倫太郎 岡本
Yuichi Nakajima
雄一 中島
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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  • Drying Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】フィールド酸化膜形成時にトレンチ上部に発生
する縦型バーズビークの発生を抑制することにより、エ
ッチング残りによる配線間のショートと基板に生じる結
晶欠陥の発生を防止する。 【解決手段】半導体基板１にトレンチ９を形成する工程
と、このトレンチ９内面に第３のＳｉＯ2 膜１０成する
工程と、この第３のＳｉＯ2 膜１０のトレンチ９上部に
あたる部分を除去する工程と、トレンチに第１のポリシ
リコン１１ａまたは第２のポリシリコン１１ｂを埋め込
み第３のＳｉＯ2 膜１０を完全に被覆する工程と、第１
のポリシリコン１１ａまたは第２のポリシリコン１１ｂ
を酸化させ第３のＳｉＯ2 膜１０に達するフィールド酸
化膜１３を形成する工程を有する半導体装置の製造方
法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はトレンチと呼ばれる
溝を有する半導体基板を利用した高速バイポーラＩＣ，
高速ＢｉＣＭＯＳＩＣ等の製造方法に関する。
【０００２】
【従来の技術】シリコン基板にトレンチを形成し、これ
にポリシリコンを埋め込むことによって素子分離領域を
形成する従来方法としては、フィールド酸化膜を形成し
た後にトレンチを形成しポリシリコン膜あるいはシリコ
ン酸化膜を埋め込む方法、トレンチによる素子分離領域
を形成した後にフィールド酸化膜を形成する方法、トレ
ンチの形成後にトレンチ側壁にも同時にフィールド酸化
膜を形成し、その後でトレンチにポリシリコン膜やシリ
コン酸化膜を埋め込む方法等がある。
【０００３】従来技術として、トレンチによる素子分離
領域を形成した後にフィールド酸化膜を形成する方法に
ついて図２３乃至図３０を用いて説明する。Ｐ型の半導
体（シリコン）基板１表面に厚さ１．０μｍ、不純物濃
度１Ｅ１６ｃｍ-3のＮ型エピタキシャル層２、その下に
不純物濃度１Ｅ１８ｃｍ-3の高濃度のＮ型埋め込み層３
を既知の方法で形成する。次に酸化法によりＮ型エピタ
キシャル層２の表面に厚さ５０ｎｍの第１のＳｉＯ2 膜
４を形成し、その後、ＣＶＤ法により厚さ１５００ｎｍ
のＳｉＮ膜５、厚さ１．０μｍの第２のＳｉＯ2 膜６を
順次形成する（図２３）。
【０００４】次にリソグラフィー技術により幅１．０μ
ｍの開口溝を有するレジストパターン７を形成する。
（図２４）。このレジストパターン７をマスクに異方性
エッチングを行い、Ｎ型エピタキシャル層２に到達する
開口部８を形成する（図２５）。
【０００５】第２のＳｉＯ2 膜６をマスクにしてシリコ
ン基板を深さ６μｍまで異方性エッチングにより除去
し、トレンチ９を形成する。（図２６）次に酸化法によ
りトレンチ９の側壁を酸化し第３のＳｉＯ2 膜１０を形
成し、さらにトレンチ９内に第１のポリシリコン膜１１
ａを堆積し、ＣＭＰにより第２のＳｉＯ2 膜６をエッチ
ング阻止膜として第１のポリシリコン膜１１ａをエッチ
バックする（図２７）。
【０００６】その後、露出している第２のＳｉＯ2 膜６
をバッファードフッ酸により除去し（図２８）、さらに
ＳｉＮ膜５をエッチング阻止膜としてＣＭＰ法により第
１のポリシリコン膜１１ａをエッチバックし、トレンチ
の埋め込みが完了する（図２９）。次に、既知の方法で
ＳｉＮ膜５を所望のパターンに加工する。
【０００７】最後にＬＯＣＯＳ酸化によりＮ型エピタキ
シャル層２と第１のポリシリコン膜１１ａ上に５００ｎ
ｍのフィールド酸化膜１３を形成する（図３０）。この
時、トレンチの側壁にある第３のＳｉＯ2 膜１０の上部
のフィールド酸化膜１３の表面には凹み１３が形成され
ており、また第３のＳｉＯ2 膜１０の上部には縦型バー
ズビーク１４が形成される。
【０００８】以上の工程により素子分離が完了するが、
ただしこの方法においては、トレンチ側壁に形成されて
いる第３のＳｉＯ2 膜１０の存在により、ＬＯＣＯＳ酸
化時に第３のＳｉＯ2 膜１０とフィールド酸化膜１３が
隣接する部分に前述のような縦型バーズビーク１４が生
じ、そのためフィールド酸化膜１３形成後この上面には
縦型バーズビーク１４に対応した凹みが形成されてしま
う。その結果、ＬＯＣＯＳ酸化後の工程で電極引き出し
のための導電層をエッチングによりパターン形成する場
合、この凹み部分に導電層のエッチング残りを生じ易く
なり、特にそのエッチングが異方性エッチングである場
合はその傾向が大きくなり、残存した導電層が電気的に
導通し配線間のショートを誘発する。従来技術ではこの
状況を打開すべく、過度なオーバーエッチングにより縦
型バーズビーク１４内の導電層のエッチング残りを除去
している。
【０００９】また、縦型バーズビーク１４は、ＬＯＣＯ
Ｓ酸化時にトレンチ側壁に形成された第３のＳｉＯ2 膜
１０中を拡散する酸素により、半導体基板１、あるいは
トレンチ９に埋め込まれている第１のポリシリコン膜１
１ａが酸化されることにより生じるが、この縦型バーズ
ビーク１４は堆積膨張を伴うためトレンチ上部にはスト
レスが発生する。このストレスは半導体基板１内に結晶
欠陥を誘発する要因の一つとなっている。
【００１０】
【発明が解決しようとする課題】従来技術の半導体装置
の製造方法によると、トレンチによる素子分離領域を形
成する際に、トレンチ上部に縦型バーズビークが形成さ
れてしまい、この縦型バーズビークは導電層のエッチン
グ残りによるショートを誘発し、さらに半導体基板等に
結晶欠陥が生じる原因にもなっていた。
【００１１】本発明は上記欠点を除去するもので、縦型
バーズビークの発生を抑制し、導電層のエッチング残り
による半導体装置の配線間のショートを回避し、半導体
基板等での結晶欠陥の発生を防止することが可能な半導
体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明では、半導体基板上に第１のＳｉＯ
2膜、ＳｉＮ膜及び第２のＳｉＯ2 膜を順次形成する工
程と、第２のＳｉＯ2 膜から半導体基板の内部にかけて
トレンチを形成する工程と、このトレンチ内における半
導体基板の露出面に第３のＳｉＯ2 膜を形成する工程
と、第１のＳｉＯ2 膜近傍の前記第３のＳｉＯ2 膜を除
去する工程と、トレンチ内に前記第３のＳｉＯ2 膜及び
第１のＳｉＯ2 膜を覆う第１のポリシリコン膜を形成す
る工程と、第１のポリシリコン膜を形成した後、第２の
ＳｉＯ2 膜及び前記ＳｉＮ膜を除去する工程と、第１の
ポリシリコン膜を酸化させ、残存する第３のＳｉＯ2 膜
に達するフィールド酸化膜を形成する工程を有すること
を特徴とする半導体装置の製造方法を提供し、第２の発
明では、半導体基板上に第１のＳｉＯ2 膜、ＳｉＮ膜及
び第２のＳｉＯ2 膜を順次形成する工程と、第２のＳｉ
Ｏ2 膜から半導体基板の内部にかけてトレンチを形成す
る工程と、このトレンチ内における半導体基板の露出面
に第３のＳｉＯ2 膜を形成する工程と、トレンチ内に第
３のＳｉＯ2 膜及び第１のＳｉＯ2 膜を覆う第１のポリ
シリコン膜を形成する工程と、第１のポリシリコン膜を
形成した後、第２のＳｉＯ2 膜を除去しＳｉＮ膜を露出
する工程と、第１のＳｉＯ2 膜近傍の第３のＳｉＯ2 膜
及び第１のポリシリコン膜を除去し、トレンチ上部に半
導体基板を露出させる工程と、トレンチ内に残存する第
３のＳｉＯ2 膜と第１のポリシリコン膜上に、第１のＳ
ｉＯ2 膜を覆う第２のポリシリコン膜を形成する工程
と、第２のポリシリコン膜を形成した後、露出する前記
ＳｉＮ膜を除去する工程と、ＳｉＮ膜を除去した後、第
２のポリシリコン膜を酸化させ、残存する第３のＳｉＯ
2 膜に達するフィールド酸化膜を形成する工程を有する
ことを特徴とする半導体装置の製造方法を提供する。
【００１３】
【発明の実施の形態】本発明で提供する手段を用いる
と、第１または第２のポリシリコン膜上にフィールド酸
化膜を形成する際に、予めトレンチ内面の第３のＳｉＯ
2 膜の端部を除去し、これを第１または第２のポリシリ
コン膜で覆っておくことにより、第３のＳｉＯ2 膜にフ
ィールド酸化が進行せず第３のＳｉＯ2 膜の体積膨張が
起こらず、したがってバーズビークを抑制することがで
きる。
【００１４】その結果、導電層のエッチング残りによる
半導体装置の配線間のショートを回避でき、さらに半導
体基板等に結晶欠陥の発生を抑制することができる。以
下、本発明の実施の形態について図面を参照して説明す
る。図１乃至図１１は本発明の第１の実施の形態であ
る。
【００１５】Ｐ型の半導体（シリコン）基板１表面に厚
さ１．０μｍ、不純物濃度１Ｅ１６ｃｍ-3のＮ型エピタ
キシャル層２、その下に不純物濃度１Ｅ１８ｃｍ-3の高
濃度のＮ型埋め込み層３を既知の方法で形成する。次に
酸化法によりＮ型エピタキシャル層２の表面に厚さ５０
ｎｍの第１のＳｉＯ2 膜４を形成し、その後、ＣＶＤ法
により厚さ１５００ｎｍのＳｉＮ膜５、厚さ１．０μｍ
の第２のＳｉＯ2 膜６を順次形成する（図１）。
【００１６】次にリソグラフィー技術により幅１．０μ
ｍの開口溝を有するレジストパターン７を形成する（図
２）。このレジストパターン７をマスクに異方性エッチ
ングを行い、Ｎ型エピタキシャル層２に到達する開口部
８を形成する（図３）。
【００１７】第２のＳｉＯ2 膜６をマスクにしてシリコ
ン基板を深さ６μｍまで異方性エッチングにより除去
し、トレンチ９を形成する。（図４） 次に酸化法によりトレンチ９の側壁を酸化し第３のＳｉ
Ｏ2 膜１０を形成する。その後ＣＶＤ法によりポリシリ
コン膜１２をトレンチの側壁と第２のＳｉＯ2膜上に１
５０ｎｍの厚さで堆積し（図５）、異方性エッチングに
よりトレンチ９上方のポリシリコン膜１２を半導体基板
１の表面より２５０ｎｍの深さまで除去する（図６）。
【００１８】次にトレンチ９内部に露出する第３のＳｉ
Ｏ2 膜１０をポリシリコン膜１２をマスクにしてバッフ
ァードフッ酸により除去する（図７）。次にトレンチ９
にＣＶＤ法により第１のポリシリコン膜１１ａを堆積
し、さらにＣＭＰ法により第２のＳｉＯ2 膜６をエッチ
ング阻止膜として第１のポリシリコン膜１１ａをエッチ
バックする（図８）。この時、第１のポリシリコン膜１
１ａの表面と第２のＳｉＯ2 膜６の表面が同一平面とな
るようにエッチバックしてもよい。
【００１９】その後、露出している第２のＳｉＯ2 膜６
をバッファードフッ酸により除去し（図９）、さらにＳ
ｉＮ膜５をエッチング阻止膜としてＣＭＰ法により第１
のポリシリコン膜１１ａをエッチバックし、トレンチへ
の埋め込みが完了する（図１０）。この時、第１のポリ
シリコン膜１１ａの表面とＳｉＮ膜５の表面が同一平面
となるようにエッチバックしもよい。
【００２０】最後に既知の方法でＳｉＮ膜５を所望のパ
ターンに加工し、酸化法により膜厚５００ｎｍのフィー
ルド酸化膜１３を形成する（図１１）。この時、ＳｉＮ
膜５をパターンに加工した後、第１のＳｉＯ2 膜４を除
去し、その後フィールド酸化膜１３を形成してもよい。
【００２１】フィールド酸化膜１３を形成した後、この
フィールド酸化膜１３上に図示せぬ導電層を形成しパタ
ーニングする。ところで、第１の実施の形態では図５乃
至図７を用いて、半導体基板１に形成され、かつトレン
チ上部に形成された第３のＳｉＯ2 膜１０の上部を除去
する工程について説明しており、具体的にはポリシリコ
ン膜１２をマスクに第３のＳｉＯ2 膜１０をエッチング
する工程について説明している。しかしながら、マスク
であるポリシリコン膜１２の形態は必ずしも膜状でなく
てもよく、例えば図６に示すポリシリコン膜１２の表面
位置までトレンチ９を埋めるようにポリシリコンを形成
した後、これをマスクにＳｉＯ2 膜１０をエッチング
し、その後、このポリシリコンを除去すれば、本願発明
の効果は十分に得ることができる。また、その際のマス
クの材料としてはポリシリコンでなくても良く、マスク
をエッチングする時に他の露出面に対して選択性のある
材料であることが条件となる。要するにトレンチ９の上
部の第３のＳｉＯ2 膜１０を露出させる工程が存在すれ
ば、本願発明の効果を得ることができる。
【００２２】さらに、図７に示す工程では、トレンチ９
低面の第３のＳｉＯ2 膜１０を除去しており、その結
果、図８に示すように第１のポリシリコン膜１１ａを半
導体基板１の直上に形成する構造となっている。この構
造は半導体基板１と第１のポリシリコン膜１１ａが電気
的に接触した状態であること意味するが、トレンチ９の
深さや第３のＳｉＯ2 膜１０の膜厚が従来通りであれ
ば、このような構造でも素子分離の観点から何等問題は
なかった。もし、トレンチ９を十分深く形成できない場
合、あるいは第３のＳｉＯ2 膜１０の膜厚を薄くせざる
を得ない場合は、上述のようにトレンチ９が埋まるよう
に形成したポリシリコン膜１２をマスクとして第３のＳ
ｉＯ2 膜１０をエッチングする工程を用いれば、トレン
チ９低面の第３のＳｉＯ2 膜１０が除去されることがな
く、半導体基板１と第１のポリシリコン膜１１ａは電気
的に完全に独立させることができる。
【００２３】本発明の第２の実施の形態を図１２乃至図
２２に示す。Ｐ型の半導体（シリコン）基板１表面に厚
さ１．０μｍ、不純物濃度１Ｅ１６ｃｍ-3のＮ型エピタ
キシャル層２、その下に不純物濃度１Ｅ１８ｃｍ-3の高
濃度のＮ型埋め込み層３を既知の方法で形成する。次に
酸化法によりＮ型エピタキシャル層２の表面に厚さ５０
ｎｍの第１のＳｉＯ2 膜４を形成し、その後、ＣＶＤ法
により厚さ１５００ｎｍのＳｉＮ膜５、厚さ１．０μｍ
の第２のＳｉＯ2 膜６を順次形成する（図１２）。
【００２４】次にリソグラフィー技術により幅１．０μ
ｍの開口溝を有するレジストパターン７を形成する。
（図１３）。このレジストパターン７をマスクに異方性
エッチングを行い、Ｎ型エピタキシャル層２に到達する
開口部８を形成する（図１４）。
【００２５】第２のＳｉＯ2 膜６をマスクにして半導体
基板１を深さ６μｍまで異方性エッチングにより除去
し、トレンチ９を形成する。（図１５） 次に酸化法により、トレンチ９の側壁を酸化し、第３の
ＳｉＯ2 膜１０を形成すし、続いてＣＶＤ法により第１
のポリシリコン膜１１ａを１．５μｍの厚さで堆積し、
ＣＭＰ法により第２のＳｉＯ2 膜６をエッチング阻止膜
として第１のポリシリコン膜１１ａをエッチバックする
（図１６）。この時、第１のポリシリコン膜１１ａの表
面と第２のＳｉＯ2 膜６の表面が同一平面となるように
エッチバックしてもよい。
【００２６】その後、露出している第２のＳｉＯ2 膜６
をバッファードフッ酸により除去し（図１７）、さらに
ＳｉＮ膜５をエッチング阻止膜としてＣＭＰ法により第
１のポリシリコン膜１１ａをＳｉＮ膜５の表面位置まで
エッチバック（図１８）する。この時、第１のポリシリ
コン膜１１ａの表面とＳｉＮ膜５の表面が同一平面とな
るようにエッチバックしてもよい。
【００２７】第１ポリシリコン膜１１ａのエッチバック
の後、等方性エッチングにより第１のポリシリコン膜１
１ａをＳｉＮ膜５の表面位置から２５０ｎｍの深さまで
エッチングする（図１９）。
【００２８】次に、トレンチ内部に露出する第３のＳｉ
Ｏ2 膜１０を第１のポリシリコン膜１１ａをマスクにし
てバッファードフッ酸より除去する（図２０）。次に、
ＣＶＤ法により第２のポリシリコン膜１１ｂを第１のポ
リシリコン膜１１ａ上に０．５μｍの厚さで堆積し、Ｓ
ｉＮ膜５をエッチング阻止膜としてＣＭＰ法により第２
のポリシリコン１１ｂをエッチバックし、トレンチへの
埋め込みが完了する（図２１）。この時、第２のポリシ
リコン膜１１ｂの表面とＳｉＮ膜５の表面が同一平面と
なるようにエッチバックしてもよい。
【００２９】次に、既知の方法でＳｉＮ膜５を所望のパ
ターンに加工を行い、その後、酸化法により５００ｎｍ
の厚さのフィールド酸化膜１３を形成する（図２２）。
この時、ＳｉＮ膜５をパターンに加工した後、第１のＳ
ｉＯ2 膜４を除去し、その後フィールド酸化膜１３を形
成してもよい。
【００３０】フィールド酸化膜１３を形成した後、この
フィールド酸化膜１３上に図示せぬ導電層を形成しパタ
ーニングする。第２の実施の形態の特徴的な部分は、第
３のＳｉＯ2 膜１０をエッチングする工程にある。図１
６乃至図２０に示した工程図にもあるように、第２の実
施例ではトレンチ９上部の第３のＳｉＯ2 膜１０をエッ
チングする際に、トレンチ９に埋め込むようにして形成
した第１のポリシリコン膜１１ａをマスクとして用いて
いる。第１の実施例でもポリシリコン膜１２をマスクと
して利用することを前述したが、その際、図６に示すよ
うにトレンチ９の上部の第３のＳｉＯ2 膜１０が露出す
ることが前提である。ところが第２の実施例では、図１
６に示すようにトレンチ９が完全に埋まるように第１の
ポリシリコン膜１１ａを形成しており、トレンチ９上部
の第３のＳｉＯ2 膜１０の除去においては、図１９に示
す工程でようやくトレンチ９上部のポリシリコン膜１１
ａを除去し、第３のＳｉＯ2 膜１０を露出させている。
その後、第３のＳｉＯ2 膜１０を覆うように第２のポリ
シリコン膜１１ｂを形成する訳であるが、第２の実施例
を用いるとマスクとしてトレンチ９に埋め込んだ第１の
ポリシリコン膜１１ａは、トレンチ９の上部を除去する
以外はそのままトレンチ９に残存させ、さらに第１のポ
リシリコン膜１１ａ上に第２のポリシリコン膜１１ｂを
形成することによりトレンチ９への埋め込みを完了させ
ている。従って、第２の実施例においてはトレンチ９低
面の第３のＳｉＯ2 膜１０がエッチングされることがな
く、半導体基板１と第１のポリシリコン膜１１ａの絶縁
は完全に保たれる。この方法はトレンチ９の深さや第３
のＳｉＯ2 膜１０の膜厚に制限があり、かつ半導体基板
１と第１のポリシリコン膜１１ａとの絶縁が必須条件で
あるよな場合に非常に有効である。
【００３１】第１の実施の形態においては第３のＳｉＯ
2 膜１０を第１のポリシリコン膜１１ａにより覆うこと
により、フィールド酸化膜１３を形成する工程時の酸化
の進行をくい止めている。また、第２の実施の形態にお
いては第３のＳｉＯ2 膜１０を第２のポリシリコン膜１
１ｂにより覆うことにより、フィールド酸化膜１３を形
成する工程時の酸化の進行をくい止めている。つまり、
第３のＳｉＯ2 膜１０の内、トレンチ９の上部に存在す
る部分を除去しておくと、その後の工程でトレンチ９内
に第１のポリシリコン膜１１ａや第２のポリシリコン膜
１１ｂを形成する際に、第３のＳｉＯ2 膜１０の露出部
分がなくなり、その状態でフィールド酸化膜１３を形成
する工程に突入したとしても、第３のＳｉＯ2 膜１０は
酸化されない。
【００３２】但し、この時やみくもに酸化を行うと、第
１のポリシリコン膜１１ａ、第２のポリシリコン膜１１
ｂ、半導体基板１等から間接的に酸化が進行してしまう
虞がある。そのためフィールド酸化膜１３を形成する際
には、第１のポリシリコン膜１１ａや第２のポリシリコ
ン膜１１ｂの酸化が第３のＳｉＯ2 膜１０の端部に達し
た時点で終了させることが重要である。第１のポリシリ
コン膜１１ａや第２のポリシリコン膜１１ｂの酸化を制
御する方法には、熱酸化法を用いる場合であれば温度や
時間等の条件を変更することが有効で、これらを種々変
更した場合に第１のポリシリコン膜１１ａや第２のポリ
シリコン膜１１ｂが半導体基板１の垂直方向にどの程度
酸化が進行するか予め知っておけば、この制御はさらに
効果的となる。
【００３３】さらに、本実施の形態では第１のポリシリ
コン膜１１ａや第２のポリシリコン膜１１ｂの表面を平
坦化する工程を有しているが、これは上述の制御を容易
にする効果がある。このようにしてトレンチによる素子
分離を行うと、フィールド酸化膜１３形成時に第３のＳ
ｉＯ2 膜の膨張が起こらない。従って、先ず縦型バーズ
ビークの発生を抑制する効果がある。
【００３４】さらに、縦型バーズビークが存在しなけれ
ばフィールド酸化膜１３上に凹部が形成されなくなる。
この凹部が存在しないことにより、導電層のパターニン
グが非常に効率よく行うことができる。つまり、凹部は
導電層のエッチング残りを生じさせ、このエッチング残
りを除去するためにはフィールド酸化膜１３の表面を平
坦にするためのエッチングが必然的に必要となるが、本
願発明ではそのような工程を必要としない。そして、縦
型バーズビークの発生を抑制することにより、トレンチ
９内部の第３のＳｉＯ2 膜の酸化による膨張が起こらな
いために、半導体基板１内に物理的なストレスが生じ
ず、半導体基板１内での結晶欠陥の発生を防止する効果
がある。
【００３５】
【発明の効果】以上説明したように、本発明の製造方法
を用いると、ＩＣのトレンチにおいて縦型バーズビーク
の発生を抑制することができ、その結果、導電層のエッ
チング残りによる半導体装置の配線間のショートを回避
し、半導体基板等での結晶欠陥の発生を防止することが
可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】第１の実施の形態であって半導体基板上に、第
１のＳｉＯ2 膜、ＳｉＮ膜、第２のＳｉＯ2 膜を形成す
る工程を示す基板断面図。
【図２】第１の実施の形態であって第２のＳｉＯ2 膜上
に開口溝を有するレジストパターンを形成する工程を示
す基板断面図。
【図３】第１の実施の形態であってＮ型エピタキシャル
層に到達する開口部を形成する工程を示す基板断面図。
【図４】第１の実施の形態であってトレンチを形成する
工程を示す基板断面図。
【図５】第１の実施の形態であってトレンチ内壁に第３
のＳｉＯ2 膜を、その上にポリシリコンを形成する工程
を示す基板断面図。
【図６】第１の実施の形態であってトレンチ内にポリシ
リコンを残存形成する工程を示す基板断面図。
【図７】第１の実施の形態であって第３のＳｉＯ2 膜の
端部を除去する工程を示す基板断面図。
【図８】第１の実施の形態であってトレンチ内に第１の
ポリシリコンを形成する工程を示す基板断面図。
【図９】第１の実施の形態であって第２のＳｉＯ2 膜を
除去する工程を示す基板断面図。
【図１０】第１の実施の形態であって第１のポリシリコ
ンをエッチバックする工程を示す基板断面図。
【図１１】第１の実施の形態であってＳｉＮ膜と第１の
ＳｉＯ2 膜を除去後にフィールド酸化膜を形成する工程
を示す基板断面図。
【図１２】第２の実施の形態であって半導体基板上に、
第１のＳｉＯ2 膜、ＳｉＮ膜、第２のＳｉＯ2 膜を形成
する工程を示す基板断面図。
【図１３】第２の実施の形態であって第２のＳｉＯ2 膜
上に開口溝を有するレジストパターンを形成する工程を
示す基板断面図。
【図１４】第２の実施の形態であってＮ型エピタキシャ
ル層に到達する開口部を形成する工程を示す基板断面
図。
【図１５】第２の実施の形態であってトレンチを形成す
る工程を示す基板断面図。
【図１６】第２の実施の形態であってトレンチ内面に第
３のＳｉＯ2 膜を形成後さらにトレンチに第１のポリシ
リコンを形成する工程を示す基板断面図。
【図１７】第２の実施の形態であって第２のＳｉＯ2 膜
を除去する工程を示す基板断面図。
【図１８】第２の実施の形態であって第１のポリシリコ
ンをエッチバックする工程を示す基板断面図。
【図１９】第２の実施の形態であって第１のポリシリコ
ンの上部を除去し第３のＳｉＯ2膜の端部を露出させる
工程を示す基板断面図。
【図２０】第２の実施の形態であって露出する第３のＳ
ｉＯ2 膜を除去する工程を示す基板断面図。
【図２１】第２の実施の形態であって第１のポリシリコ
ン上に第２のポリシリコンを形成する工程を示す基板断
面図。
【図２２】第２の実施の形態であってＳｉＮ膜と第１の
ＳｉＯ2 膜を除去後にフィールド酸化膜を形成する工程
を示す基板断面図。
【図２３】従来例であって半導体基板上に、第１のＳｉ
Ｏ2 膜、ＳｉＮ膜、第２のＳｉＯ2 膜を形成する工程を
示す基板断面図。
【図２４】従来例であって第２のＳｉＯ2 膜上に開口溝
を有するレジストパターンを形成する工程を示す基板断
面図。
【図２５】従来例であってＮ型エピタキシャル層に到達
する開口部を形成する工程を示す基板断面図。
【図２６】従来例であってトレンチを形成する工程を示
す基板断面図。
【図２７】従来例であってトレンチ内壁に第３のＳｉＯ
2 膜を、さらにトレンチに第１のポリシリコン膜を形成
する工程を示す基板断面図。
【図２８】従来例であって第２のＳｉＯ2 膜を除去する
工程を示す基板断面図。
【図２９】従来例であって第１のポリシリコンをエッチ
バックする工程を示す基板断面図。
【図３０】従来例であってＳｉＮ膜と第１のＳｉＯ2 膜
を除去後にフィールド酸化膜を形成する工程を示す基板
断面図。
【符号の説明】 １ 半導体基板 ２ Ｎ型エピタキシャル層 ３ Ｎ型埋め込み層 ４ 第１のＳｉＯ2 膜 ５ ＳｉＮ膜 ６ 第２のＳｉＯ2 膜 ７ レジストパターン ８ 開口部 ９ トレンチ １０ 第３のＳｉＯ2 膜 １１ａ 第１のポリシリコン膜 １１ｂ 第２のポリシリコン膜 １２ ポリシリコン膜 １３ フィールド酸化膜 １４ バーズビーク

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に第１のＳｉＯ2 膜、Ｓｉ
    Ｎ膜及び第２のＳｉＯ2 膜を順次形成する工程と、 前記第２のＳｉＯ2 膜から前記半導体基板の内部にかけ
    てトレンチを形成する工程と、 このトレンチ内における前記半導体基板の露出面に第３
    のＳｉＯ2 膜を形成する工程と、 前記第１のＳｉＯ2 膜近傍の前記第３のＳｉＯ2 膜を除
    去する工程と、 前記トレンチ内に前記第３のＳｉＯ2 膜及び前記第１の
    ＳｉＯ2 膜を覆う第１のポリシリコン膜を形成する工程
    と、 前記第１のポリシリコン膜を形成した後、前記第２のＳ
    ｉＯ2 膜及び前記ＳｉＮ膜を除去する工程と、 前記第１のポリシリコン膜を酸化させ、残存する前記第
    ３のＳｉＯ2 膜に達するフィールド酸化膜を形成する工
    程を有することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記第１のＳｉＯ2 膜近傍の前記第３の
    ＳｉＯ2 膜を除去する工程において、 前記トレンチ底部の前記半導体基板が露出することを特
    徴とする請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 前記第１のポリシリコン膜を酸化させ、
    残存した前記第３のＳｉＯ2 膜に達するフィールド酸化
    膜を形成する工程において、 前記半導体基板も酸化させることを特徴とする請求項１
    記載の半導体装置の製造方法。
  4. 【請求項４】 前記第１のポリシリコン膜を酸化させ、
    残存した前記第３のＳｉＯ2 膜に達するフィールド酸化
    膜を形成する工程において、 前記ＳｉＮ膜または前記第１のＳｉＯ2 膜をエッチング
    阻止膜として前記第１のポリシリコン膜をエッチングす
    ることにより、予め前記第１のポリシリコン膜の表面を
    平坦にしておくことを特徴とする請求項１記載の半導体
    装置の製造方法。
  5. 【請求項５】 前記第１のポリシリコン膜の表面を平坦
    にする際に、前記ＳｉＮ膜の表面または前記第１のＳｉ
    Ｏ2 膜の表面と、前記第１のポリシリコン膜の表面を同
    一平面にすることを特徴とする請求項４記載の半導体装
    置の製造方法。
  6. 【請求項６】 前記第１のポリシリコン膜のエッチング
    が、ケミカルメカニカルポリッシングにより行われるこ
    とを特徴とする請求項４記載の半導体装置の製造方法。
  7. 【請求項７】 半導体基板上に第１のＳｉＯ2 膜、Ｓｉ
    Ｎ膜及び第２のＳｉＯ2膜を順次形成する工程と、 前記第２のＳｉＯ2 膜から前記半導体基板の内部にかけ
    てトレンチを形成する工程と、 このトレンチ内における前記半導体基板の露出面に第３
    のＳｉＯ2 膜を形成する工程と、 前記トレンチ内に前記第３のＳｉＯ2 膜及び前記第１の
    ＳｉＯ2 膜を覆う第１のポリシリコン膜を形成する工程
    と、 前記第１のポリシリコン膜を形成した後、前記第２のＳ
    ｉＯ2 膜を除去し前記ＳｉＮ膜を露出する工程と、 前記第１のＳｉＯ2 膜近傍の前記第３のＳｉＯ2 膜及び
    前記第１のポリシリコン膜を除去し、前記トレンチ上部
    に前記半導体基板を露出させる工程と、 前記トレンチ内に残存する前記第３のＳｉＯ2 膜と前記
    第１のポリシリコン膜上に、前記第１のＳｉＯ2 膜を覆
    う第２のポリシリコン膜を形成する工程と、 前記第２のポリシリコン膜を形成した後、露出する前記
    ＳｉＮ膜を除去する工程と、 前記ＳｉＮ膜を除去した後、前記第２のポリシリコン膜
    を酸化させ、残存する前記第３のＳｉＯ2 膜に達するフ
    ィールド酸化膜を形成する工程を有することを特徴とす
    る半導体装置の製造方法。
  8. 【請求項８】 前記第２のポリシリコン膜を酸化させ、
    残存する前記第３のＳｉＯ2 膜に達するフィールド酸化
    膜を形成する工程において、 前記半導体基板も酸化させることを特徴とする請求項７
    記載の半導体装置の製造方法。
  9. 【請求項９】 前記第２のポリシリコン膜を酸化させ、
    残存する前記第３のＳｉＯ2 膜に達するフィールド酸化
    膜を形成する工程において、 前記ＳｉＮ膜または前記第１のＳｉＯ2 膜をエッチング
    阻止膜として前記第２のポリシリコン膜をエッチングす
    ることにより、予め前記第２のポリシリコン膜の表面を
    平坦にしておくことを特徴とする請求項７記載の半導体
    装置の製造方法。
  10. 【請求項１０】 前記第２のポリシリコン膜の表面を平
    坦にする際に、前記ＳｉＮ膜の表面または前記第１のＳ
    ｉＯ2 膜の表面と、前記第２のポリシリコン膜の表面を
    同一平面にすることを特徴とする請求項９記載の半導体
    装置の製造方法。
  11. 【請求項１１】 前記第２のポリシリコン膜のエッチン
    グが、ケミカルメカニカルポリッシングにより行われる
    ことを特徴とする請求項９記載の半導体装置の製造方
    法。
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