JPH0547990A - 多層リードフレームと半導体装置実装体 - Google Patents
多層リードフレームと半導体装置実装体Info
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- JPH0547990A JPH0547990A JP3223404A JP22340491A JPH0547990A JP H0547990 A JPH0547990 A JP H0547990A JP 3223404 A JP3223404 A JP 3223404A JP 22340491 A JP22340491 A JP 22340491A JP H0547990 A JPH0547990 A JP H0547990A
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- Japan
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- lead frame
- semiconductor device
- lead
- layer
- inner leads
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
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- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 従来よりもピッチを狭くすることができ、ワ
イヤボンディングも容易にする。 【構成】 １層目リードフレーム１０とそれよりインナ
ーリードが長く突出し２層目リードフレーム１２がその
間に絶縁性シート１４を介し、互いに１／２ピッチだけ
ずらせて重ね合わされて接着されている。両インナーリ
ードはボンディング領域の高さが等しい。半導体装置チ
ップ２０ではボンディングパッド２２は、長く突出した
インナーリードと接続されるものが外側に配列され、短
いワイヤ２６ａは長いワイヤ２６ｂよりも低く設定され
て空間での短絡を防いでいる。
イヤボンディングも容易にする。 【構成】 １層目リードフレーム１０とそれよりインナ
ーリードが長く突出し２層目リードフレーム１２がその
間に絶縁性シート１４を介し、互いに１／２ピッチだけ
ずらせて重ね合わされて接着されている。両インナーリ
ードはボンディング領域の高さが等しい。半導体装置チ
ップ２０ではボンディングパッド２２は、長く突出した
インナーリードと接続されるものが外側に配列され、短
いワイヤ２６ａは長いワイヤ２６ｂよりも低く設定され
て空間での短絡を防いでいる。
Description
【０００１】
【産業上の利用分野】本発明はワイヤボンディング法に
より半導体装置チップを実装するのに用いるリードフレ
ームと、リードフレームを用いた半導体装置実装体に関
するものである。
より半導体装置チップを実装するのに用いるリードフレ
ームと、リードフレームを用いた半導体装置実装体に関
するものである。
【０００２】
【従来の技術】ワイヤボンディング法を用いて半導体装
置を実装した実装体では、半導体装置チップを１層のリ
ードフレームにワイヤボンディング法により接続したも
のが主流をなしている。リードフレームのボンディング
領域は半導体装置チップに接近して一列に配列され、そ
れらのインナーリードとワイヤボンディングされる半導
体装置チップのボンディングパッドもチップの辺に沿っ
て一列に配列されている。
置を実装した実装体では、半導体装置チップを１層のリ
ードフレームにワイヤボンディング法により接続したも
のが主流をなしている。リードフレームのボンディング
領域は半導体装置チップに接近して一列に配列され、そ
れらのインナーリードとワイヤボンディングされる半導
体装置チップのボンディングパッドもチップの辺に沿っ
て一列に配列されている。
【０００３】半導体装置が高集積度化されるにともなっ
て実装体のピン数が多くなり、リードフレームのインナ
ーリードのピッチが狭くなってきている。１層リードフ
レームの場合、現在はプレスを用いたパンチングにより
リードフレームを作成しているが、リードフレームの厚
みを１５０μｍとしたときプレスで加工できるリードフ
レームのラインの幅の限界が１２５μｍ、スペースの限
界が１２５μｍであることから、インナーリードのピッ
チは２５０μｍが限界である。リードフレームをエッチ
ング法により作成する場合でもピッチの限界は２２０μ
ｍである。このように、リードフレームのピッチを狭く
する上で限界がある。
て実装体のピン数が多くなり、リードフレームのインナ
ーリードのピッチが狭くなってきている。１層リードフ
レームの場合、現在はプレスを用いたパンチングにより
リードフレームを作成しているが、リードフレームの厚
みを１５０μｍとしたときプレスで加工できるリードフ
レームのラインの幅の限界が１２５μｍ、スペースの限
界が１２５μｍであることから、インナーリードのピッ
チは２５０μｍが限界である。リードフレームをエッチ
ング法により作成する場合でもピッチの限界は２２０μ
ｍである。このように、リードフレームのピッチを狭く
する上で限界がある。
【０００４】リードフレーム方式で超多ピンに対応する
ために、テープ上に導電性のファインパターンリードを
形成し、これをリードフレーム上に貼り付けた複合リー
ドフレームが開発されている。リードフレームの熱抵抗
対策として、インダクタンスや線間容量を低減するため
に３層構造のリードフレームが開発されている。その３
層構造のリードフレームは、図３に示されるようにポリ
イミドフィルム２，４を間に挾んでリードフレーム６と
２枚のプレーン８，１０を積層したものである（「日経
マイクロデバイス」１９８９年６月号１０５頁参照）。
プレーン８は電源層として、プレーン１０は接地層とし
て利用される。
ために、テープ上に導電性のファインパターンリードを
形成し、これをリードフレーム上に貼り付けた複合リー
ドフレームが開発されている。リードフレームの熱抵抗
対策として、インダクタンスや線間容量を低減するため
に３層構造のリードフレームが開発されている。その３
層構造のリードフレームは、図３に示されるようにポリ
イミドフィルム２，４を間に挾んでリードフレーム６と
２枚のプレーン８，１０を積層したものである（「日経
マイクロデバイス」１９８９年６月号１０５頁参照）。
プレーン８は電源層として、プレーン１０は接地層とし
て利用される。
【０００５】
【発明が解決しようとする課題】図３のような多層リー
ドフレームでも、半導体装置チップのボンディングパッ
ドとワイヤボンディングされるインナーリードはリード
フレーム層６に１層状態で形成されている点では従来の
１層リードフレームと異なるところはない。そのためリ
ードフレームピッチを狭くする上ではやはり限界があ
る。
ドフレームでも、半導体装置チップのボンディングパッ
ドとワイヤボンディングされるインナーリードはリード
フレーム層６に１層状態で形成されている点では従来の
１層リードフレームと異なるところはない。そのためリ
ードフレームピッチを狭くする上ではやはり限界があ
る。
【０００６】本発明の第１の目的は、既存のプレス技術
を用いても従来よりもピッチを狭くすることができ、ワ
イヤボンディングも容易なリードフレームを提供するこ
とである。本発明の第２の目的は、そのようなリードフ
レームを用いた半導体装置実装体を提供することを目的
とするものである。
を用いても従来よりもピッチを狭くすることができ、ワ
イヤボンディングも容易なリードフレームを提供するこ
とである。本発明の第２の目的は、そのようなリードフ
レームを用いた半導体装置実装体を提供することを目的
とするものである。
【０００７】
【課題を解決するための手段】第１の目的を達成するた
めに、本発明のリードフレームは半導体装置とワイヤボ
ンディングされるインナーリードを有する複数枚のリー
ドフレームが絶縁性シートを介し、各層でインナーリー
ドの位置をずらせて重ね合わされているとともに、下層
リードフレームより上層リードフレームの方がインナー
リードが長く突出し、かつ各層のインナーリードのボン
ディング領域が同一高さにされている多層リードフレー
ムである。本発明の実装体は上記の多層リードフレーム
に半導体装置チップがワイヤボンディング法により接続
されたものである。実装体の好ましい態様では、半導体
装置チップのボンディングパッドはリードフレームの突
出長さの長いインナーリードとボンディングされる位置
のものが外側に配置され、リードフレームの突出長さの
短いインナーリードとボンディングされる位置のものが
内側に配置されている。
めに、本発明のリードフレームは半導体装置とワイヤボ
ンディングされるインナーリードを有する複数枚のリー
ドフレームが絶縁性シートを介し、各層でインナーリー
ドの位置をずらせて重ね合わされているとともに、下層
リードフレームより上層リードフレームの方がインナー
リードが長く突出し、かつ各層のインナーリードのボン
ディング領域が同一高さにされている多層リードフレー
ムである。本発明の実装体は上記の多層リードフレーム
に半導体装置チップがワイヤボンディング法により接続
されたものである。実装体の好ましい態様では、半導体
装置チップのボンディングパッドはリードフレームの突
出長さの長いインナーリードとボンディングされる位置
のものが外側に配置され、リードフレームの突出長さの
短いインナーリードとボンディングされる位置のものが
内側に配置されている。
【０００８】
【作用】インナーリードをもつ複数のリードフレームが
インナーリードの位置を互いにずらして重ね合わされて
いることにより、１層のリードフレームでの加工上の限
界よりも狭いピッチにインナーリードを配列することが
できる。異なる層のリードフレームのインナーリードの
ボンディング領域が同一高さにあればワイヤボンダーで
のボンディング作業を従来と同様に行なうことができ
る。リードフレームでは異なる層でインナーリードの突
出長さが異なっており、半導体装置チップでは突出長さ
の長いインナーリードと接続されるボンディングパッド
を外側に配置することにより、突出長さの長いインナー
リードと突出長さの短いインナーリードでワイヤの高さ
を異ならせることができ、ワイヤ間での短絡を抑えるこ
とができる。
インナーリードの位置を互いにずらして重ね合わされて
いることにより、１層のリードフレームでの加工上の限
界よりも狭いピッチにインナーリードを配列することが
できる。異なる層のリードフレームのインナーリードの
ボンディング領域が同一高さにあればワイヤボンダーで
のボンディング作業を従来と同様に行なうことができ
る。リードフレームでは異なる層でインナーリードの突
出長さが異なっており、半導体装置チップでは突出長さ
の長いインナーリードと接続されるボンディングパッド
を外側に配置することにより、突出長さの長いインナー
リードと突出長さの短いインナーリードでワイヤの高さ
を異ならせることができ、ワイヤ間での短絡を抑えるこ
とができる。
【０００９】
【実施例】図１は一実施例を表わす。１層目リードフレ
ーム１０と２層目リードフレーム１２がその間に絶縁性
シート１４を介して接着されている。絶縁性シート１４
としては例えばポリイミドシートを用い、接着剤により
リードフレーム１０と１２を絶縁性シート１４に貼り合
わせたものである。リードフレーム１２と絶縁性シート
１４には中央に半導体装置チップを配置するための窓が
開けられており、リードフレーム１０には中央に半導体
装置チップをダイボンディングするためのアイランド部
１６が設けられている。リードフレーム１０，１２は厚
さが約１５０μｍの銅板をプレス法によりピッチが２５
０μｍになるように加工されている。１層目リードフレ
ーム１０より２層目リードフレーム１２の方がインナー
リードが長く突出し、インナーリードは互いに１／２ピ
ッチだけずらして重ね合わされている。
ーム１０と２層目リードフレーム１２がその間に絶縁性
シート１４を介して接着されている。絶縁性シート１４
としては例えばポリイミドシートを用い、接着剤により
リードフレーム１０と１２を絶縁性シート１４に貼り合
わせたものである。リードフレーム１２と絶縁性シート
１４には中央に半導体装置チップを配置するための窓が
開けられており、リードフレーム１０には中央に半導体
装置チップをダイボンディングするためのアイランド部
１６が設けられている。リードフレーム１０，１２は厚
さが約１５０μｍの銅板をプレス法によりピッチが２５
０μｍになるように加工されている。１層目リードフレ
ーム１０より２層目リードフレーム１２の方がインナー
リードが長く突出し、インナーリードは互いに１／２ピ
ッチだけずらして重ね合わされている。
【００１０】半導体装置チップをリードフレーム１０，
１２のインナーリードにワイヤボンディングした状態を
図２に示す。インナーリードの長さは１層目リードフレ
ーム１０のインナーリード１０ａよりも２層目リードフ
レーム１２のインナーリード１２ａの方が長く突出して
いる。各インナーリード１０ａと１２ａは互いにピッチ
の１／２だけずれるように配置されている。２層目リー
ドフレームのインナーリード１２ａはフォーミングによ
ってボンディング領域の高さが１層目リードフレームの
インナーリード１０ａと同一高さになるように加工され
ている。２層のインナーリード１０ａ，１２ａによって
リードフレームのピッチが狭くなり、加工上の限界が２
５０μｍとすると、２層リードフレームによって１２５
μｍピッチが実現される。インナーリード１０ａ，１２
ａの先端部はワイヤボンディングできるように銀や金で
表面処理されている。
１２のインナーリードにワイヤボンディングした状態を
図２に示す。インナーリードの長さは１層目リードフレ
ーム１０のインナーリード１０ａよりも２層目リードフ
レーム１２のインナーリード１２ａの方が長く突出して
いる。各インナーリード１０ａと１２ａは互いにピッチ
の１／２だけずれるように配置されている。２層目リー
ドフレームのインナーリード１２ａはフォーミングによ
ってボンディング領域の高さが１層目リードフレームの
インナーリード１０ａと同一高さになるように加工され
ている。２層のインナーリード１０ａ，１２ａによって
リードフレームのピッチが狭くなり、加工上の限界が２
５０μｍとすると、２層リードフレームによって１２５
μｍピッチが実現される。インナーリード１０ａ，１２
ａの先端部はワイヤボンディングできるように銀や金で
表面処理されている。
【００１１】半導体装置チップ２０のボンディングパッ
ド２２は、長く突出した２層目リードフレームのインナ
ーリード１２ａと接続されるボンディングパッドが外側
に配列され、１層目リードフレームのインナーリード１
０ａと接続されるボンディングパッドが内側に配列され
ている。インナーリード１２ａと外側のボンディングパ
ッドの間がワイヤ２６ａにより接続され、インナーリー
ド１０ａと内側のボンディングパッドの間がワイヤ２６
ｂにより接続され、ワイヤ２６ａはワイヤ２６ｂよりも
低い位置になるように設定され、互いに空間で短絡する
のを防いでいる。実施例は２層のリードフレームである
が、３層以上にし、各層の間でインナーリードが互いに
ずれるように配置すれば、さらにインナーリードのピッ
チを狭くすることができる。
ド２２は、長く突出した２層目リードフレームのインナ
ーリード１２ａと接続されるボンディングパッドが外側
に配列され、１層目リードフレームのインナーリード１
０ａと接続されるボンディングパッドが内側に配列され
ている。インナーリード１２ａと外側のボンディングパ
ッドの間がワイヤ２６ａにより接続され、インナーリー
ド１０ａと内側のボンディングパッドの間がワイヤ２６
ｂにより接続され、ワイヤ２６ａはワイヤ２６ｂよりも
低い位置になるように設定され、互いに空間で短絡する
のを防いでいる。実施例は２層のリードフレームである
が、３層以上にし、各層の間でインナーリードが互いに
ずれるように配置すれば、さらにインナーリードのピッ
チを狭くすることができる。
【００１２】
【発明の効果】本発明の多層リードフレームを用いるこ
とにより、既存のプレス技術で加工した１層リードフレ
ームより狭いピッチのリードフレームを、容易に、安価
に作成することができ、しかもワイヤボンディングも従
来通り容易に行なうことができる。異なる層のインナー
リードの突出長さは上層の方が長く突出するようにし、
接続される半導体装置チップ側でもそれに対応してボン
ディングパッドの位置を突出長さの長いインナーリード
に対応したものを外側に配置することにより、ワイヤが
空間で接触するのを防いで狭いピッチのワイヤボンディ
ングを行なうことができる。
とにより、既存のプレス技術で加工した１層リードフレ
ームより狭いピッチのリードフレームを、容易に、安価
に作成することができ、しかもワイヤボンディングも従
来通り容易に行なうことができる。異なる層のインナー
リードの突出長さは上層の方が長く突出するようにし、
接続される半導体装置チップ側でもそれに対応してボン
ディングパッドの位置を突出長さの長いインナーリード
に対応したものを外側に配置することにより、ワイヤが
空間で接触するのを防いで狭いピッチのワイヤボンディ
ングを行なうことができる。
【図１】一実施例のリードフレームを示す分解斜視図で
ある。
ある。
【図２】一実施例のリードフレームに半導体装置チップ
をワイヤボンディングした状態の部分を示す図であり、
（Ａ）は部分平面図、（Ｂ）は部分断面図である。
をワイヤボンディングした状態の部分を示す図であり、
（Ａ）は部分平面図、（Ｂ）は部分断面図である。
【図３】従来のリードフレームを示す分解斜視図であ
る。
る。
１０ １層目リードフレーム １２ ２層目リードフレーム １０ａ，１２ａ インナーリード １４ 絶縁性シート ２０ 半導体装置チップ ２２ａ，２２ｂ ボンディングパッド ２６ａ，２６ｂ ワイヤ
Claims (3)
- 【請求項１】 半導体装置とワイヤボンディングされる
インナーリードを有する複数枚のリードフレームが絶縁
性シートを介し、各層でインナーリードの位置をずらせ
て重ね合わされているとともに、下層リードフレームよ
り上層リードフレームの方がインナーリードが長く突出
し、かつ各層のインナーリードのボンディング領域が同
一高さにされている多層リードフレーム。 - 【請求項２】 半導体装置とワイヤボンディングされる
インナーリードを有する複数枚のリードフレームが絶縁
性シートを介し、各層でインナーリードの位置をずらせ
て重ね合わされているとともに、下層リードフレームよ
り上層リードフレームの方がインナーリードが長く突出
し、かつ各層のインナーリードのボンディング領域が同
一高さにされている多層リードフレームに、半導体装置
チップがワイヤボンディング法により接続されている半
導体装置実装体。 - 【請求項３】 前記半導体装置チップではボンディング
パッドはリードフレームの突出長さの長いインナーリー
ドとボンディングされる位置のものが外側に配置され、
リードフレームの突出長さの短いインナーリードとボン
ディングされる位置のものが内側に配置されている請求
項２に記載の半導体装置実装体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3223404A JPH0547990A (ja) | 1991-08-07 | 1991-08-07 | 多層リードフレームと半導体装置実装体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3223404A JPH0547990A (ja) | 1991-08-07 | 1991-08-07 | 多層リードフレームと半導体装置実装体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547990A true JPH0547990A (ja) | 1993-02-26 |
Family
ID=16797617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3223404A Pending JPH0547990A (ja) | 1991-08-07 | 1991-08-07 | 多層リードフレームと半導体装置実装体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547990A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7408291B2 (en) | 2002-12-10 | 2008-08-05 | Seiko Epson Corporation | Piezoelectric oscillator, manufacturing method thereof, and electronic device |
-
1991
- 1991-08-07 JP JP3223404A patent/JPH0547990A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7408291B2 (en) | 2002-12-10 | 2008-08-05 | Seiko Epson Corporation | Piezoelectric oscillator, manufacturing method thereof, and electronic device |
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