JPH0548040A - マスクｒｏｍ - Google Patents

Abstract

(57)【要約】 【構成】 ＮＡＮＤ型マスクＲＯＭにおいて、セレクト
トランジスタＱ２９〜Ｑ３２のゲート長をメモリトラン
ジスタＱ１１〜Ｑ１８，Ｑ２１〜Ｑ２８のゲート長より
も長くすることによって、セレクトトランジスタの電流
駆動能力がメモリトランジスタの電流駆動能力よりも小
さく設定される。 【効果】 設計上エンハンスメントタイプであるＱ１１
〜Ｑ１３，Ｑ１５〜Ｑ１８，Ｑ２１〜Ｑ２８のしきい値
電圧が製造上の問題等で、本来の値よりも低い場合に、
設計上エンハンスメントタイプであるメモリトランジス
タからのデータ読出し時にビット線ＢＬに流れるリーク
電流が、セレクトトランジスタによって従来よりも小さ
く制限されるので、メモリトランジスタから従来よりも
安定に、かつ正確にデータが読出される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マスクＲＯＭに関し、
特に、リーク電流の低減されたマスクＲＯＭ（リードオ
ンリーメモリ）に関する。

【０００２】

【従来の技術】現在使用されているメモリＩＣを書込み
機能によって大きく分類すると、製造後読出しとともに
自由に書込みが行なえるＲＷＭ（リードライトメモリ）
と、製造後書込みができず読出し専用として使われるＲ
ＯＭとに分けられる。

【０００３】ＲＯＭは、電源を切っても記憶情報が消え
ず残っているため、文字パターンなどのような固定した
情報の記憶に用いられる。ＲＯＭはさらに、製造後電気
的に記憶情報を変更できかつ、紫外線照射などによって
記憶情報の消去が可能なＥＰＲＯＭ（Ｅｒａｓａｂｌｅ
ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）と、製
造工程において情報を書込まれ製造後その記憶情報を変
更することができないマスクＲＯＭとを含む。

【０００４】マスクＲＯＭは、ＣＲＴディスプレイの文
字パターンや、パーソナルコンピュータのＢＡＳＩＣの
プログラムのような固定されたデータを記憶するために
よく用いられる。

【０００５】マスクＲＯＭのうち、ＭＯＳトランジスタ
の性質（デプレッション型であるかエンハンスメント型
であるか）をデータ“１”，“０”に対応させるもの
は、そのメモリアレイの回路構成によってＮＡＮＤ型と
ＮＯＲ型とに分類される。図７は、ＮＡＮＤ型のマスク
ＲＯＭの基本構成を示す概略ブロック図である。

【０００６】以下、図７を参照しながら、従来のＮＡＮ
Ｄ型マスクＲＯＭの構成および動作について説明する。

【０００７】メモリセルアレイ１は、ｉ行およびｍ列の
マトリクス状に配列された複数のメモリセルブロック１
０−１〜１０−ｍと、これらｍ個のメモリセルブロック
列に対応して設けられるｍ本のビット線ＢＬ１〜ＢＬｍ
と、各メモリセルブロック行に対応して設けられる、２
本のセレクトゲート線ＳＬ１およびＳＬ２と、複数のワ
ード線ＷＬ１〜ＷＬｎとを含む。

【０００８】各メモリセルブロック１０−１〜１０−ｍ
は、各々が１つのメモリセルとして機能する、２列×ｎ
行に配列されたＭＯＳトランジスタ（図示せず：以下、
メモリトランジスタと呼ぶ）と、これら２列のうちのい
ずれか１つの列を選択するために２列×２行のマトリク
ス状に配列された４つのトランジスタ（図示せず：以
下、セレクトトランジスタと呼ぶ）とを含む。

【０００９】各メモリセルブロック行において、２本の
セレクトゲート線ＳＬ１およびＳＬ２は、メモリセルブ
ロック１０−１内の２つのセレクトトランジスタ行，メ
モリセルブロック１０−２内の２つのセレクトトランジ
スタ行，…，およびメモリセルブロック１０−ｍ内の２
つのセレクトトランジスタ行に共通に対応して設けられ
る。同様に、各メモリセルブロック行において、ｎ本の
ワード線ＷＬ１〜ＷＬｎは、メモリセルブロック１０−
１内のｎ個のメモリトランジスタ行，メモリセルブロッ
ク１０−２内のｎ個のメモリトランジスタ行，…，およ
び、メモリセルブロック１０−ｍ内のメモリトランジス
タ行に共通に対応して設けられる。

【００１０】デコーダ２は、外部アドレス信号Ａ１〜Ａ
ｋをデコードして、メモリセルアレイ１内のメモリセル
ブロック１０−１〜１０−ｍのうちの１つのブロックの
みを選択するブロック選択信号ＢＬ１〜ＢＬ（ｉ×ｍ）
を出力する。これらのブロック選択信号ＢＬ１〜ＢＬ
（ｉ×ｍ）はそれぞれ、メモリセルアレイ１内の（ｉ×
ｍ）個のメモリセルブロック１０−１〜１０−ｍに与え
られる。具体的には、デコーダ２は、外部アドレス信号
Ａ１〜Ａｋに応答して、これらのブロック選択信号ＢＬ
１〜ＢＬ（ｉ×ｍ）のうちのいずれか１つの電位をハイ
レベルにし、他の電位をすべてローレベルにする。これ
によって、ハイレベルのブロック選択信号を受けた１つ
のメモリセルブロックからのみデータ読出しが可能とな
る。

【００１１】アドレスバッファ３は、外部アドレス信号
ＡＳ１〜ＡＳｉをそれぞれバッファリングして、インバ
ータＩＮＶ１〜ＩＮＶｉに与える。

【００１２】インバータＩＮＶ１〜ＩＮＶｉの出力信号
は、それぞれのメモリセルブロック行に対応して設けら
れたセレクトゲート線ＳＬ２に与えられる。一方、イン
バータＩＮＶ１〜ＩＮＶｉの入力端の信号は、それぞれ
のメモリセルブロック行に対応して設けられたセレクト
ゲート線ＳＬ１に与えられる。したがって、各メモリセ
ルブロック行において、２本のセレクトゲート線ＳＬ１
およびＳＬ２には互いに相補な電位が供給される。これ
によって、各メモリセルブロック１０−１〜１０−ｍに
おいて、２つのメモリトランジスタ列のうちのいずれか
一方の列が選択される。

【００１３】アドレスデコーダ回路４は、外部アドレス
信号ＡＸ１〜ＡＸｊをデコードして、ハイレベルのブロ
ック選択信号を受ける１つのメモリセルブロックに含ま
れるｎ本のワード線ＷＬ１〜ＷＬｎのうちの１本にのみ
ローレベルの電位を与え、メモリセルアレイ１内の他の
すべてのワード線にハイレベルの電位を与える。これに
よって、この１つのメモリセルブロックにおいて、アド
レスバッファ３の出力によって選択された１つのメモリ
トランジスタ列に含まれるメモリトランジスタのうち、
ローレベルの電位にある１本のワード線に対応して設け
られた１つのメモリトランジスタの記憶データが、この
メモリセルブロックに対応して設けられた１本のビット
線（ＢＬ１〜ＢＬｍのうちのいずれか）に現われる。

【００１４】ビット線選択デコーダ５は、外部アドレス
信号ＡＹ１〜ＡＹｌをデコードして、ビット線ＢＬ１〜
ＢＬｍのうち、デコーダ２によって選択されたブロック
に対応して設けられた１本のみを選択してセンスアンプ
６に電気的に接続する。

【００１５】センスアンプ６は、ビット線選択デコーダ
５を介して電気的に接続された１本のビット線に現われ
たデータ信号を増幅して、このメモリセルアレイ１から
の読出しデータとする。

【００１６】次に、図８を参照しながら、メモリセルブ
ロック１０−１〜１０−ｍの回路構成およびその動作に
ついて具体的に説明する。

【００１７】図８は、ＮＡＮＤ型マスクＲＯＭにおける
任意の１つのメモリセルブロックの一般的な構成を示す
回路図である。なお、図８には、メモリセルアレイ１の
周辺回路および信号線のうち、１つのメモリセルブロッ
クに対応して設けられる部分だけが代表的に示される。

【００１８】各メモリセルブロック１０は、セレクトト
ランジスタ群１１０と、メモリトランジスタ群１２０
と、トランスファーゲートトランジスタ群１３０とを含
む。

【００１９】セレクトトランジスタ群１１０は、セレク
トゲート線ＳＬ１にゲートを接続される、デプレッショ
ンタイプのＮチャネルＭＯＳトランジスタＱ９およびエ
ンハンスメントタイプのＮチャネルＭＯＳトランジスタ
Ｑ１９と、セレクトゲート線ＳＬ２にゲートを接続され
る、エンハンスメントタイプのＮチャネルＭＯＳトラン
ジスタＱ１０およびデプレッションタイプのＮチャネル
ＭＯＳトランジスタＱ２０とを含む。トランジスタＱ９
およびＱ１０は互いに直列に接続され、トランジスタＱ
１９およびＱ２０も互いに直列に接続される。

【００２０】メモリトランジスタ群１２０は、一方のセ
レクトトランジスタ列に対応して設けられる複数個のＮ
チャネルＭＯＳトランジスタＱ１１〜Ｑ１８の直列接続
回路と、他方のセレクトトランジスタ列に対応して設け
られる複数のＮチャネルＭＯＳトランジスタＱ２１〜Ｑ
２８の直列接続回路とを含む。各セレクトトランジスタ
列に対応して設けられるメモリトランジスタの数は通
常、８個，１６個などである。図８には、各セレクトト
ランジスタ列に対応して設けられるメモリトランジスタ
の数が８個の場合が例示される。

【００２１】データ“０”を記憶するメモリトランジス
タはエンハンスメントタイプに製造されており、データ
“１”を記憶するメモリトランジスタはデプレッション
タイプに製造されている。以後の説明においては、たと
えば、メモリトランジスタ群１２０内のメモリトランジ
スタＱ１１〜１８，Ｑ２１〜Ｑ２８のうち１つのトラン
ジスタＱ１４がデプレッションタイプのＮチャネルＭＯ
Ｓトランジスタであるものとする。なお、図８におい
て、デプレッションタイプのトランジスタには、斜線を
付して示す。

【００２２】トランジスタＱ９〜Ｑ１８およびトランジ
スタＱ１９〜Ｑ２８はいずれも、対応するビット線ＢＬ
と接地ＧＮＤとの間に設けられる。

【００２３】メモリトランジスタ群１２０において、１
行目に配列されたメモリトランジスタＱ１１およびＱ２
１のゲート，２行目に配列されたメモリトランジスタＱ
１２およびＱ２２のゲート，…，および、８行目に配列
されたメモリトランジスタＱ１８およびＱ２８のゲート
はそれぞれ、ワード線ＷＬ１，ＷＬ２，…，および、Ｗ
Ｌ８に接続される。

【００２４】トランスファーゲートトランジスタ群１３
０は、８本のワード線ＷＬ１〜ＷＬ８とアドレスデコー
ダ回路４との間にそれぞれ設けられる８個のＮチャネル
ＭＯＳトランジスタＱ１〜Ｑ８を含む。トランジスタＱ
１〜Ｑ８のゲートには、デコーダ２の出力信号のうちの
対応する１つＢＬＳが共通に与えられる。この信号ＢＬ
Ｓは、図７におけるデコーダ２の出力信号ＢＬＳ１〜Ｂ
ＬＳ（ｍ×ｉ）のうちのいずれか１つに対応する。

【００２５】セレクトゲート線ＳＬ１には、アドレスバ
ッファ３が所定の外部アドレス信号ＡＳをバッファリン
グして得た信号が与えられ、セレクトゲート線ＳＬ２に
は、この信号を入力として受けるインバータＩＮＶの出
力信号が与えられる。この所定の外部アドレス信号ＡＳ
は、図７における外部アドレス信号ＳＡ１〜ＡＳｉのう
ちのいずれか１つに対応し、インバータＩＮＶは図７の
インバータＩＮＶ１〜ＩＮＶｉのうちのいずれか１つに
対応する。

【００２６】次に、このメモリセルブロック１０からデ
ータを読出すための具体的な回路動作について説明す
る。

【００２７】デコーダ２は、このメモリセルブロック１
０に与えられるブロック選択信号ＢＬＳの電位をハイレ
ベルにする。これによって、トランスファーゲートトラ
ンジスタ群１３０内のすべてのトランジスタＱ１〜Ｑ８
がＯＮ状態となって、ワード線ＷＬ１〜ＷＬ８をそれぞ
れ個別にアドレスデコーダ回路４に電気的に接続する。
この結果、アドレスデコーダ回路４の出力信号のうち、
このメモリセルブロック１０に供給される８個の信号が
それぞれ８本のワード線ＷＬ１〜ＷＬ８に供給可能とな
る。

【００２８】アドレスデコーダ回路４は、図７における
外部アドレス信号ＡＸ１〜ＡＸｊのうち、このメモリセ
ルブロック１０内の８本のワード線ＷＬ１〜ＷＬ８に与
えるための信号を導出するのに必要な３ビットの外部ア
ドレス信号ＡＸ１〜ＡＸ３をデコードして、いずれか１
つの電位がローレベルであり他の電位がすべてハイレベ
ルである８個の信号を出力する。

【００２９】さて、エンハンスメントタイプのＭＯＳト
ランジスタはそのゲート電圧が０Ｖのとき非導通状態で
あり、デプレッションタイプのＭＯＳトランジスタは、
そのゲート電圧が０ＶのときＯＮ状態である。

【００３０】図１０は、エンハンスメントタイプのＮチ
ャネルＭＯＳトランジスタの特性および、デプレッショ
ンタイプのＮチャネルＭＯＳトランジスタの特性を示す
グラフである。図１０において、横軸はゲートおよびソ
ース間の電圧Ｖ_GSを示し、縦軸はソースおよびドレイン
間に流れる電流の大きさＩ_dsを示す。

【００３１】ＮチャネルＭＯＳトランジスタの、ソース
・ゲート間電圧Ｖ_GSとソース・ドレイン間Ｉ_dsとの関係
を示すこのような曲線が図における左側にシフトする現
象を、ＮチャネルＭＯＳトランジスタのデプレッション
化と称す。

【００３２】図１０からわかるように、デプレッション
タイプのＮチャネルＭＯＳトランジスタは、ソース電位
が０Ｖであるときゲート電位がある負の値Ｖ_THD 以上と
なるとＯＮ状態となり、エンハンスメントタイプのＮチ
ャネルＭＯＳトランジスタは、ソース電位が０Ｖのと
き、ゲート電位がある正の値Ｖ_THE 以上となるとＯＮ状
態となる。一般に、デプレッションタイプのＮチャネル
ＭＯＳトランジスタのしきい値電圧Ｖ_THD は、−２〜−
５Ｖ程度に設定され、エンハンスメントタイプのＮチャ
ネルＭＯＳトランジスタのしきい値電圧Ｖ_THE は０．５
〜１．０Ｖ程度に設定される。

【００３３】したがって、図８において、アドレスデコ
ーダ回路４がワード線ＷＬ４にのみローレベルの電位
（＝０Ｖ）を与えており、アドレスバッファ３がセレク
トゲート線ＳＬ１にハイレベルの電位（通常５Ｖ）を与
えている場合を想定すると、メモリセルブロック１０に
おいて以下のような回路動作が生じる。

【００３４】ハイレベルの電位にある７本のワード線Ｗ
Ｌ１〜ＷＬ３，ＷＬ５〜ＷＬ８にそれぞれ接続されるメ
モリトランジスタＱ１１〜Ｑ１３，Ｑ１５〜Ｑ１８，Ｑ
２１〜Ｑ２３，Ｑ２５〜Ｑ２８はいずれも、そのタイプ
にかかわらずＯＮ状態となる。一方、ローレベルのワー
ド線ＷＬ４に接続される２つのトランジスタＱ１４およ
びＱ２４の各々は、そのタイプに応じてＯＮ状態または
ＯＦＦ状態となる。

【００３５】すなわち、ローレベルのワード線ＷＬ４に
接続される２つのメモリトランジスタＱ１４およびＱ２
４のうち、デプレッションタイプのＱ１４はＯＮ状態と
なるが、エンハンスメントタイプのものＱ２４はＯＦＦ
状態となる。

【００３６】同様に、ハイレベルの電位にあるセレクト
ゲート線ＳＬ１に接続されるセレクトトランジスタＱ９
およびＱ１９はいずれもそのタイプにかかわずＯＮ状態
となるが、ローレベルの電位にあるセレクトゲート線Ｓ
Ｌ２に接続されるセレクトトランジスタＱ１９およびＱ
２０はそれぞれＯＦＦ状態およびＯＮ状態となる。

【００３７】したがって、セレクトトランジスタ群１１
０において、セレクトトランジスタＱ１９およびＱ２０
はともにＯＮ状態となるので、ビット線ＢＬはメモリト
ランジスタＱ２１〜Ｑ２８の直列接続回路に電気的に接
続される。一方、メモリトランジスタＱ１１〜Ｑ１８の
直列接続回路は、セレクトトランジスタＱ１０がＯＦＦ
状態であるため、ビット線ＢＬから電気的に遮断され
る。これは、ビット線ＢＬの電位はメモリトランジスタ
Ｑ１１〜Ｑ１８の導通状態には影響されず、トランジス
タＱ２１〜Ｑ２８の導通状態にのみ影響されることを意
味する。

【００３８】一方、メモリトランジスタ群１２０におい
ては、トランジスタＱ２１〜Ｑ２８のうち、ハイレベル
の電位にある７本のワード線ＷＬ１〜ＷＬ３，ＷＬ５〜
ＷＬ８に接続される７つのメモリトランジスタＱ２１〜
Ｑ２３，Ｑ２５〜Ｑ２８はいずれもそのタイプにかかわ
らずＯＮ状態となる。したがって、ハイレベルの電位に
あるワード線ＷＬ４に接続されるトランジスタＱ２４デ
プレッションタイプである場合にのみ、トランジスタＱ
１９〜Ｑ２８がすべてＯＮ状態となって、ビット線ＢＬ
と接地ＧＮＤとの間に電流経路を形成する。一方、トラ
ンジスタＱ２４がエンハンスメントタイプである場合に
は、トランジスタＱ２４はＯＦＦ状態となってビット線
ＢＬと接地ＧＮＤとの間の電流経路を遮断する。

【００３９】本例では、トランジスタＱ２４はエンハン
スメントタイプであるので、ビット線ＢＬと接地ＧＮＤ
との間に電流経路は形成されず、ビット線ＢＬから接地
ＧＮＤに流れる電流は生じない。

【００４０】ビット線選択デコーダ５はビット線ＢＬを
センスアンプ６に電気的に接続する。センスアンプ６
は、ビット線ＢＬにハイレベルの電位を供給するように
動作する。したがって、ビット線ＢＬから接地ＧＮＤに
電流が流れない場合、ビット線ＢＬはセンスアンプ６の
出力によって充電されて、ハイレベルの電位となる。セ
ンスアンプ６は、このようなビット線ＢＬの電位上昇を
検知して、データ“０”に対応するローレベルの電位を
読出データとして出力する。すなわち、トランジスタＱ
２４の記憶データが読出される。次に、アドレスバッフ
ァ３がセレクトゲート線ＳＬ１にローレベルの電位を供
給する場合の回路動作について説明する。

【００４１】このような場合には、セレクトトランジス
タ群１１０において、セレクトゲート線ＳＬ２に接続さ
れるトランジスタＱ１０およびＱ２０がともにＯＮ状態
となる一方、セレクトゲート線ＳＬ１に接続されるトラ
ンジスタＱ９およびＱ１９がそれぞれＯＮ状態およびＯ
ＦＦ状態となる。したがって、ビット線ＢＬはメモリト
ランジスタＱ１１〜Ｑ１８の直列接続回路に電気的に接
続される。

【００４２】トランジスタＱ１１〜Ｑ１８のうち、ロー
レベルのワード線ＷＬ４に接続されるトランジスタＱ１
４はデプレッションタイプであるのでＯＮ状態である。
このため、トランジスタＱ９〜Ｑ１８はすべてＯＮ状態
となって、ビット線ＢＬと接地ＧＮＤとの間に電流経路
を形成する。この結果、ビット線ＢＬに供給される電荷
はトランジスタＱ９〜Ｑ１８をを介して接地ＧＮＤに放
電されるので、ビット線ＢＬの電位は低下する。センス
アンプ６は、このようなビット線ＢＬの電位低下を検知
して、データ“１”に対応するハイレベルの電位を読出
しデータとして出力する。すなわち、メモリトランジス
タＱ１４の記憶データが読出される。

【００４３】このように、メモリトランジスタの記憶デ
ータが論理値“１”であるか論理値“０”であるかは、
対応するビット線が充電されるか、対応するビット線か
ら接地ＧＮＤに放電が生じるかによって判別される。そ
して、ローレベルの電位のワード線ＷＬ４に接続される
２つのメモリトランジスタＱ１４およびＱ２４のうち、
図における左側のメモリトランジスタＱ１４の記憶デー
タおよび図における右側のメモリトランジスタＱ２４の
記憶データはそれぞれ、セレクトゲート線ＳＬ１の電位
がローレベルおよびハイレベルとなることによってビッ
ト線ＢＬに現われる。

【００４４】したがって、このメモリセルブロック１０
内の特定のメモリトランジスタからデータを読出すに
は、この特定のメモリトランジスタのゲートに接続され
る１本のワード線にアドレスデコーダ回路４からローレ
ベルの電位が供給され、かつ、この特定のメモリトラン
ジスタが配列されたメモリトランジスタ列に接続された
２つのセレクトトランジスタのうち、デプレッションタ
イプのセレクトトランジスタのゲートに接続されるセレ
クトゲート線ＳＬ１またはＳＬ２にローレベルの電位が
供給されるように、外部アドレス信号ＡＳの電位レベル
および、外部アドレス信号ＡＸ１〜ＡＸ３の電位レベル
の組合わせが選ばれる。

【００４５】図９は、セレクトトランジスタ群１１０お
よびメモリトランジスタ群１２０の半導体基板上におけ
る実際のレイアウトを示す平面図である。

【００４６】図９を参照して、各メモリセルブロック１
０において、各セレクトゲート線ＳＬ１，ＳＬ２に接続
される２つのセレクトトランジスタＱ９およびＱ１９，
Ｑ１０およびＱ２０のゲートはポリシリコン等による帯
状の導電層Ｇによって共通に形成され、同様に、各ワー
ド線ＷＬ１〜ＷＬ８に接続される２つのメモリトランジ
スタＱ１１およびＱ２１，Ｑ１２およびＱ２２，…，Ｑ
１８およびＱ２８のゲートはポリシリコン等による帯状
の導電層Ｇによって共通に形成される。これらの帯状導
電層Ｇはそれぞれ、２本のセレクトゲート線ＳＬ１およ
びＳＬ２ならびに８本のワード線ＷＬ１〜ＷＬ８を構成
する。

【００４７】セレクトトランジスタＱ９，Ｑ１０，Ｑ１
９，Ｑ２０およびメモリトランジスタＱ１１〜Ｑ１８，
Ｑ２１〜Ｑ２８のうちの互いに直列に接続される任意の
２つのトランジスタにおいて一方のトランジスタのドレ
インＤ（またはソースＳ）と他方のトランジスタのソー
スＳ（またはドレインＤ）とは共通の不純物拡散領域
（図中、斜線で示す）によって形成される。さらに、セ
レクトゲート線ＳＬ１に接続される２つのセレクトトラ
ンジスタＱ９およびＱ１９のドレインは共通の不純物拡
散層によって形成され、最終行に対応して設けられたワ
ード線ＷＬ８に接続されるメモリトランジスタＱ１８お
よびＱ２８のソースも共通の不純物拡散層によって形成
される。トランジスタＱ９およびＱ１９のドレインＤを
形成する不純物拡散層は、この不純物拡散層の上部に絶
縁層（図示せず）を介してビット線ＢＬとして形成され
る導電層（図示せず）と、コンタクトホールＣＨで接続
される。一方、最終行のメモリトランジスタＱ１８およ
びＱ２８のソースＳを形成する不純物拡散層には、接地
ＧＮＤの電位が付与される。

【００４８】実際には、各帯状導電層Ｇは、ドレインを
形成する不純物拡散層とこのドレインと対をなすソース
を形成する不純物拡散層との間にまたがるように、これ
らの不純物拡散層が形成された半導体基板上に、絶縁膜
（図示せず）を介して形成される。

【００４９】なお、各セレクトゲート線を形成する帯状
導電層Ｇの幅Ｌ１と、各ワード線ＷＬ１〜ＷＬ８を形成
する帯状導電層Ｇの幅Ｌ２とは同一である。さらに、各
セレクトトランジスタＱ９，Ｑ１０，Ｑ１９，Ｑ２０の
ソース・ドレイン領域Ｓ，Ｄを形成する不純物拡散層の
幅Ｗ１と、各メモリトランジスタＱ１２〜Ｑ１８，Ｑ２
１〜Ｑ２８のソース・ドレイン領域Ｓ，Ｄを形成する不
純物拡散層の幅Ｗ２とは等しい。

【００５０】各セレクトゲート線を形成する帯状導電層
Ｇの幅Ｌ１は各セレクトトランジスタのゲート長に対応
し、各ワード線形成する帯状導電層Ｇの幅Ｌ２は各メモ
リトランジスタのゲート長に対応する。また、各セレク
トトランジスタのソース・ドレイン領域を形成する不純
物拡散層の幅Ｗ１は、各セレクトトランジスタのゲート
幅に対応し、各メモリトランジスタのソース・ドレイン
領域を形成する不純物拡散層の幅Ｗ２は各メモリトラン
ジスタのゲート幅に対応する。

【００５１】一般に、ＭＯＳトランジスタの電気的な特
性は、ゲートを形成する導電層の厚みや、ゲート下のチ
ャネル領域に予め注入された不純物の濃度など他の条件
がすべて同一であれば、ゲート幅およびゲート長に依存
する。ＭＯＳトランジスタのタイプは、製造時に、ゲー
トＧ下の半導体基板のうちソースＳとドレインＤとに挟
まれる部分、すなわちチャネル領域にイオン注入によっ
て添加される不純物の濃度を調整することによってデプ
レッションタイプとエンハンスメントタイプとに作り分
けられる。

【００５２】したがって、各メモリセルブロック１０が
図９に示されるようなレイアウトで半導体基板上に形成
されることによって、デプレッションタイプのセレクト
トランジスタおよびメモリトランジスタがそれぞれ互い
に同一の電気的特性およびサイズ（すなわち駆動能力）
を有するトランジスタによって構成される。同様に、エ
ンハンスメントタイプのセレクトトランジスタおよびメ
モリトランジスタはそれぞれ、同じ電気的特性およびサ
イズを有するトランジスタによって構成される。

【００５３】一般的に、セレクトトランジスタおよびメ
モリトランジスタとして用いられるエンハンスメントタ
イプのＮチャネルＭＯＳトランジスタのしきい値電圧
は、低く設定される。エンハンスメントタイプのＮチャ
ネルＭＯＳトランジスタとデプレッションタイプのＮチ
ャネルＭＯＳトランジスタとを比較した場合、図１０か
らも明らかなように、ソース・ゲート間電圧Ｖ_GSが同一
であっても、ソース・ドレイン間に流れる電流Ｉ_dsはデ
プレッションタイプの方が大きい。このため、たとえば
図８において、セレクトゲート線ＳＬ２の電位がハイレ
ベルであり、ワード線ＷＬ４の電位がローレベルである
場合、メモリトランジスタＱ１４の記憶データが正しく
読出されるためには、ビット線ＢＬから接地ＧＮＤにト
ランジスタＱ９〜Ｑ１８を介して流れる電流によってビ
ット線ＢＬの電位が確実に低下する必要がある。

【００５４】ビット線ＢＬからトランジスタＱ９〜Ｑ１
８を介して接地ＧＮＤにより大きな電流が流れるほど、
ビット線ＢＬの電位は十分に低い電位に低下する。一般
に、しきい値電圧の高いＮチャネルＭＯＳトランジスタ
としきい値電圧の低いＮチャネルＭＯＳトランジスタ
の、ＯＮ状態における電気的特性を比較した場合、ソー
ス・ゲート間電圧Ｖ_GSが同一であっても、ソース・ドレ
イン間に流れる電流Ｉ_dsはしきい値電圧の低いトランジ
スタほど大きい。

【００５５】したがって、エンハンスメントタイプのセ
レクトトランジスタＱ１０およびエンハンスメントタイ
プのメモリトランジスタＱ１１〜Ｑ１３，Ｑ１５〜Ｑ１
８のそれぞれのしきい値電圧Ｖ_THE が高いと、これらに
流れる電流が、デプレッションタイプのトランジスタＱ
９およびＱ１４に流れる得る電流よりもはるかに小さく
なり、ビット線ＢＬから接地ＧＮＤに流れる電流が制限
される。このような現象を回避するため、エンハンスメ
ントタイプのメモリトランジスタおよびセレクトトラン
ジスタのしきい値電圧Ｖ_THE は比較的低く設定される。

【００５６】

【発明が解決しようとする課題】以上のように、従来の
ＮＡＮＤ型マスクＲＯＭでは、各ビット線に対応して２
つのメモリトランジスタ列が設けられる。そして、これ
ら２つのメモリトランジスタ列のうちのいずれの列から
データを読出すかが、このビット線とこれら２つのメモ
リトランジスタ列との間にそれぞれ設けられるセレクト
トランジスタのＯＮ／ＯＦＦによって決定され、かつ、
ビット線からメモリトランジスタを介して流れる電流の
有無によって、メモリトランジスタの記憶データが判別
される。このため、セレクトトランジスタおよびメモリ
トランジスタの電気的特性が製造時に正しく設定されな
いと、正確なデータ読出しができなくなる。

【００５７】しかしながら、製造上、すべてのメモリト
ランジスタおよびセレクトトランジスタを設計上の特性
に一致させることは困難である。このため、実際には、
同一タイプに設計されたメモリトランジスタ間およびセ
レクトトランジスタ間に、しきい値電圧のばらつき等が
生じる。

【００５８】このようなメモリトランジスタ間およびセ
レクトトランジスタ間のしきい値電圧のばらつきによっ
て、本来エンハンスメントタイプであるべきメモリトラ
ンジスタやセレクトトランジスタがデプレッションタイ
プとなった場合に特に、前述のような問題が顕著とな
る。

【００５９】たとえば、図８において、セレクトトラン
ジスタＱ１０が製造時に生じたしきい値電圧のばらつき
によってデプレッションタイプとなっている場合を想定
する。このような場合、エンハンスメントタイプのメモ
リトランジスタＱ２４からデータを読出そうとすると次
のような問題が生じる。

【００６０】メモリトランジスタＱ２４からデータを読
出す場合、セレクトゲート線ＳＬ２はローレベルとされ
るので、セレクトゲート線ＳＬ２に接続される２つのセ
レクトトランジスタＱ１０およびＱ２０のうちデプレッ
ションタイプのトランジスタＱ２０のみがＯＮ状態とな
るべきである。しかしながら、トランジスタＱ１０がデ
プレッションタイプであるため、トランジスタＱ１０も
ＯＮ状態となる。一方、セレクトゲート線ＳＬ１はハイ
レベルとされるので、セレクトトランジスタＱ９および
Ｑ１９はともにＯＮ状態である。したがって、ビット線
ＢＬはメモリトランジスタＱ２１〜Ｑ２８の直列接続回
路だけでなく、メモリトランジスタＱ１１〜Ｑ１８の直
列接続回路にも電気的に接続される。

【００６１】一方、ワード線ＷＬ４の電位はローレベル
とされるため、メモリトランジスタＱ２４はＯＦＦ状態
となり、メモリトランジスタＱ１４はＯＮ状態となる。
したがって、ビット線ＢＬからトランジスタＱ１９〜Ｑ
２８を介して接地ＧＮＤに放電は生じないが、トランジ
スタＱ９〜Ｑ１８はすべてＯＮ状態となるため、ビット
線ＢＬからトランジスタＱ９〜Ｑ１８を介して接地ＧＮ
Ｄに放電が生じる。このため、ビット線ＢＬはセンスア
ンプ６によって十分に充電されないので、ビット線ＢＬ
の電位が十分に上昇しない。ビット線ＢＬからトランジ
スタＱ９〜Ｑ１８を介して接地ＧＮＤに放電される電荷
量が多いと、ビット線ＢＬの電位がより大きく低下する
ので、センスアンプ６の出力電位はハイレベルとなる。
すなわち、メモリトランジスタＱ２４の記憶データ
“０”とは逆のデータ“１”が読出される。

【００６２】また、本来エンハンスメントタイプである
べきメモリトランジスタが、製造上しきい値電圧のばら
つき等によってデプレッションタイプとなっている場合
には、本来エンハンスメントタイプであるべきセレクト
トランジスタだけがデプレッションタイプとなっている
場合よりも、問題はより重大となる。

【００６３】たとえば、図８において、製造時に生じた
しきい値電圧のばらつき等によって、セレクトトランジ
スタＱ１０およびメモリトランジスタＱ２１がともにデ
プレッションタイプとなっている場合を想定する。この
ような場合、メモリトランジスタＱ２１と同じワード線
ＷＬ１に接続されるエンハンスメントタイプのトランジ
スタＱ１１からデータを読出そうとする場合にも、先の
場合と同様の問題が生じる。

【００６４】すなわち、ワード線ＷＬ１およびセレクト
ゲート線ＳＬ１はローレベルとされるので、メモリトラ
ンジスタＱ１１およびＱ２１ならびにセレクトトランジ
スタＱ１９がＯＦＦ状態となってビット線ＢＬから接地
ＧＮＤへの放電経路を遮断すべきであるにもかかわら
ず、トランジスタＱ１０およびＱ２１はともにデプレッ
ション化しているため、これらが他のセレクトトランジ
スタＱ２０および他のメモリトランジスタＱ２２〜Ｑ２
８とともにＯＮ状態となってビット線ＢＬから接地ＧＮ
Ｄへの放電経路を形成する。このため、ビット線ＢＬの
電位は十分に上昇しないので、センスアンプ６の出力電
位は、メモリトランジスタＱ１１の記憶データ“０”と
は逆のデータ“１”に対応するものとなり得る。

【００６５】もちろん、デプレッション化しているメモ
リトランジスタＱ２１自身からデータを読出す場合に
も、同様の現象が生じる。

【００６６】このように、本来エンハンスメントタイプ
であるべきメモリトランジスタが何らかの原因でデプレ
ッション化している場合、本来エンハンスメントタイプ
であるべきセレクトトランジスタもデプレッション化し
ていると、エンハンスメントタイプのメモリトランジス
タおよびエンハンスメントタイプであるべきメモリトラ
ンジスタからデータを読出す場合の回路動作が不安定と
なり、これらから正しくデータを読出すことができな
い。

【００６７】それゆえに、本発明の目的は、上記のよう
な問題点を解決し、メモリトランジスタのしきい値電圧
に若干ばらつきがある場合でも、エンハンスメントタイ
プの、および、エンハンスメントタイプであるべきメモ
リトランジスタから正しくデータを読出すことができる
マスクＲＯＭを提供することである。

【００６８】

【課題を解決するための手段】本発明に係るマスクＲＯ
Ｍは、複数の行および複数の列に配列され、第１のデー
タまたは第２のデータを記憶する複数のメモリセルと、
複数の行に対応して設けられる複数のワード線と、複数
の列のうちの２つの列ごとに１本ずつ設けられるビット
線と、複数の列の各々に対応して設けられ、対応するビ
ット線と対応するメモリセル列とを電気的に接続または
遮断するための複数のスイッチング手段とを備える。第
１のデータを記憶するメモリセルの各々は、エンハンス
メントタイプの電界効果半導体素子を含み、第２のデー
タを記憶するメモリセルの各々はデプレッションタイプ
の電界効果半導体素子を含む。複数の行の各々に配列さ
れたメモリセルがそれぞれ含む電界効果半導体素子は、
対応する１本のワード線によって一括して制御される。
複数の列の各々に配列されたメモリセルがそれぞれ含む
電界効果半導体素子は、対応するビット線と所定の低電
位源との間に互いに直列に結合される。各ビット線に対
応して設けられた２つのメモリセル列のうちの一方に対
応して設けられたスイッチング手段と、他方に対応して
設けられたスイッチング手段とは互いに相補な動作を行
なうように制御される。

【００６９】上記のような目的を達成するために、複数
のスイッチング手段の各々に含まれる電界効果半導体素
子は、複数のメモリセルの各々に含まれる電界効果半導
体素子とは異なる電気的特性を有する。

【００７０】ある局面によれば、複数のスイッチング手
段の各々に含まれる電界効果半導体素子の電流駆動能力
は複数のメモリセルの各々に含まれる電界効果半導体素
子の電流駆動能力よりも低く設定される。

【００７１】他の局面によれば、複数のスイッチング手
段の各々は、第１のデータを記憶するメモリセルの各々
に含まれるエンハンスメントタイプの電界効果半導体素
子よりも高いしきい値電圧を有する、エンハンスメント
タイプの電界効果半導体素子を含む。

【００７２】

【作用】上記のように、本発明に係るマスクＲＯＭにお
いては、各メモリセル列に対応して設けられるスイッチ
ング手段を構成する電界効果半導体素子の電流駆動能力
が、各メモリセルを構成する電界効果半導体素子の電流
駆動能力よりも低く設定されたり、このスイッチング手
段を構成するエンハンスメントタイプの電界効果半導体
素子のしきい値電圧が、メモリセルを構成するエンハン
スメントタイプの電界効果半導体素子のしきい値電圧よ
りも高く設定されたりする。このため、ゲート電位が同
一であれば、スイッチング手段を構成する電界効果半導
体素子がビット線から引抜き得る電流は、メモリセルを
構成する電界効果半導体素子がビット線から引抜き得る
電流よりも小さい。したがって、何らかの原因で各ビッ
ト線から低電位源にリーク電流が流れた場合、このリー
ク電流の大きさが、スイッチング手段を構成する電界効
果半導体素子によって従来よりも小さい値に制限され
る。

【００７３】

【実施例】図１は、本発明の一実施例のＮＡＮＤ型マス
クＲＯＭの部分構成を示すブロック図である。このマス
クＲＯＭの全体構成は図７に示される従来のそれと同様
である。図１には、図７におけるメモリセルアレイ１内
のメモリセルブロック１０−１〜１０ｍのうちの任意の
１つ１０に関する外部アドレス信号および信号線が代表
的に示される。

【００７４】図１を参照して、このマスクＲＯＭにおい
て、各メモリセルブロック１０および、その周辺回路
（デコーダ２，アドレスバッファ３，アドレスデコーダ
回路４，ビット線選択デコーダ５，センスアンプ６な
ど）の動作は従来と同様である。しかし、各セレクトト
ランジスタＱ２９〜Ｑ３２のゲート長は、従来と異な
り、各メモリトランジスタＱ１１〜Ｑ１８，Ｑ２１〜Ｑ
２８のそれよりも長い。これによって、エンハンスメン
トタイプであるべきメモリトランジスタ、すなわち、記
憶データが“０”であるメモリトランジスタからのデー
タ読出しが従来よりも安定した回路動作で行なわれる。

【００７５】以下、メモリトランジスタ群１２０が、１
つのデプレッションタイプのＮチャネルＭＯＳトランジ
スタＱ１４と、１５個のエンハンスメントタイプのＮチ
ャネルＭＯＳトランジスタＱ１１〜Ｑ１３，Ｑ１５〜Ｑ
１８，Ｑ２１〜Ｑ２８とから構成されるように設計され
たものとして、このメモリセルブロック１０からのデー
タ読出し時におけるこのメモリセルブロック１０の内部
動作について説明する。

【００７６】各セレクトトランジスタＱ２９〜Ｑ３２お
よび各メモリトランジスタＱ１１〜Ｑ１８，Ｑ２１〜Ｑ
２８が設計どおりの特性を有する場合におけるメモリセ
ルブロック１０の内部動作は「従来の技術」の欄で説明
されたとおりであるので説明は省略する。

【００７７】本来エンハンスメントタイプであるべきセ
レクトトランジスタＱ３０およびＱ３１のいずれかおよ
び、本来エンハンスメントタイプであるべきメモリトラ
ンジスタＱ１１〜Ｑ１３，Ｑ１５〜Ｑ１８，Ｑ２１〜Ｑ
２８のうちのいずれかが、製造時に生じたしきい値電圧
のばらつき等によってデプレッション化している場合に
ついて以下に説明する。

【００７８】たとえば、セレクトトランジスタＱ３１お
よびメモリトランジスタＱ２１がともにデプレッション
化している場合に、メモリトランジスタＱ１１からデー
タを読出すという状況を想定する。

【００７９】このような場合には、本来ＯＦＦ状態であ
るべきセレクトトランジスタＱ３１およびメモリトラン
ジスタＱ２１がそれぞれ、セレクトゲート線ＳＬ１のロ
ーレベルの電位およびワード線ＷＬ１のローレベルの電
位に応答してＯＮ状態となるため、ビット線ＢＬからセ
レクトトランジスタＱ３１およびＱ３２とメモリトラン
ジスタＱ２１〜Ｑ２８とを介して接地ＧＮＤに電荷が放
電される。しかしながら、従来と異なり、セレクトトラ
ンジスタＱ３１のゲート長はメモリトランジスタＱ２１
のゲート長よりも長い。このため、ビット線ＢＬからト
ランジスタＱ３１，Ｑ３２，Ｑ２１〜Ｑ２８を介して接
地ＧＮＤに流れる電流の大きさは、セレクトトランジス
タＱ３１によって従来よりも小さい値に制限される。図
３は、ＭＯＳトランジスタのゲート長と、相互コンダク
タンスｇｍとの一般的な関係を示すグラフである。ＭＯ
Ｓトランジスタの相互コンダクタンスｇｍは、ソース・
ゲート間電圧Ｖ_GSの変化量ΔＶ_GSに対する、ソース・ド
レイン間に流れる電流Ｉ_dsの変化量ΔＩ_dsの比（ΔＩ_ds
／ΔＶ_GS）であり、ソース・ゲート間電圧Ｖ_GSおよびソ
ース・ドレイン間電流Ｉ_dsをそれぞれ横軸および縦軸に
とって描かれたグラフ（図１０参照）の傾きを表わす。

【００８０】図３からわかるように、ＭＯＳトランジス
タの相互コンダクタンスｇｍは、そのゲート長が長いほ
ど小さくなる。相互コンダクタンスｇｍが小さいほど、
前記グラフの傾きは小さい。すなわち、相互コンダクタ
ンスｇｍの異なる２つのＮチャネルＭＯＳトランジスタ
の各々のソース・ゲート間電圧Ｖ_GSを同じだけ上昇させ
ると、相互コンダクタンスｇｍの大きいトランジスタの
ソース・ドレイン間電流は、相互コンダクタンスｇｍの
小さいトランジスタのソース・ドレイン間電流Ｉ_dsより
も大きく増加する。

【００８１】図４は、図１におけるセレクトトランジス
タおよび、メモリトランジスタの、ソース・ゲート間電
圧Ｖ_GSとソース・ドレイン間電流Ｉ_dsとの関係を示すグ
ラフである。

【００８２】図４を参照して、エンハンスメントタイプ
の各セレクトトランジスタおよびエンハンスメントタイ
プの各メモリトランジスタはそれぞれ、曲線および
で示される特性を有するように設計される。

【００８３】図２は、図１のメモリトランジスタ群１２
０およびセレクトトランジスタ群１１０の半導体基板上
における実際のレイアウトを示す平面図である。

【００８４】図２と図９とを比較してわかるように、セ
レクトトランジスタ群１１０およびメモリトランジスタ
群１２０の基本的なレイアウトは従来と同じであるが、
各セレクトゲート線ＳＬ１，ＳＬ２を形成する帯状導電
層Ｇの幅Ｌ１は、各ワード線ＷＬ１〜ＷＬ８を形成する
帯状導電層Ｇの幅Ｌ２によりも大きい。一方、各セレク
トトランジスタＱ２９〜Ｑ３２のソース・ドレインを形
成する不純物拡散層の幅Ｗ１と、各セレクトトランジス
タＱ１１〜Ｑ１８，Ｑ２１〜Ｑ２８のソース・ドレイン
領域を形成する不純物拡散層の幅Ｗ２とは同一である。

【００８５】したがって、同一タイプのセレクトトラン
ジスタおよびメモリトランジスタのそれぞれのチャネル
領域にイオン注入等によって添加された不純物の濃度
や、ゲートを形成する導電層の厚みなど、メモリトラン
ジスタおよびセレクトトランジスタのゲート長およびゲ
ート幅以外の図示されない種々の条件が同一であれば、
エンハンスメントタイプの各セレクトトランジスタＱ３
０，Ｑ３１と、エンハンスメントタイプの各セレクトト
ランジスタＱ１１〜Ｑ１３，Ｑ１５〜Ｑ１８，Ｑ２１〜
Ｑ２８とは、それぞれ、図４の曲線およびで示され
るように、同一のしきい値電圧を有するものの、ソース
・ゲート間電圧Ｖ_GSに対するソース・ドレイン間電流Ｉ
_dsの変化の割合の異なる特性を示す。

【００８６】したがって、ソース・ゲート間電圧Ｖ_GSに
対するソース・ドレイン間電流Ｉ_dsの変化の割合は、メ
モリトランジスタよりもセレクトトランジスタの方が小
さい。

【００８７】さて、チャネル領域に添加される不純物の
濃度のばらつきなどによって、曲線およびでそれぞ
れ示されるような特性を有するセレクトトランジスタお
よびメモリトランジスタのしきい値電圧Ｖ_THE が負の値
Ｖ_THE ′となると、すなわち、これらのセレクトトラン
ジスタおよびメモリトランジスタが同程度にデプレッシ
ョン化すると、デプレッション化したセレクトトランジ
スタおよびメモリトランジスタはそれぞれ、破線およ
びで示される特性を有する。

【００８８】破線およびからわかるように、しきい
値電圧Ｖ_THE の低下に伴い、セレクトトランジスタおよ
びメモリトランジスタの特性は同じ方向に、同程度変化
する。しかしながら、セレクトトランジスタの相互コン
ダクタンスｇｍはメモリトランジスタのそれよりも小さ
く設定されるため、デプレッション化したセレクトトラ
ンジスタにおける、ソース・ゲート間電圧Ｖ_GSに対する
ソース・ドレイン間電流Ｉ_dsに対する変化の割合は、デ
プレッション化したメモリトランジスタにおけるそれよ
りも小さい。

【００８９】すなわち、エンハンスメントタイプである
べきメモリトランジスタのデプレッション化の度合と、
エンハンスメントタイプであるべきセレクトトランジス
タのデプレッション化の度合とが同程度であれば、デプ
レッション化したメモリトランジスタおよびセレクトト
ランジスタに同じソース・ゲート間電圧を印加した場
合、デプレッション化したセレクトトランジスタのソー
スおよびドレイン間に流れる電流は、デプレッション化
したメモリトランジスタのソースおよびドレイン間に流
れる電流よりも小さい。

【００９０】それゆえ、図１において、セレクトトラン
ジスタＱ３１およびＱ２１がともに同程度にデプレッシ
ョン化していると、メモリトランジスタＱ１１からのデ
ータ読出しのためにセレクトゲート線ＳＬ１およびワー
ド線ＷＬ１がローレベルとされたとき、セレクトトラン
ジスタＱ３１に流れ得る電流の大きさはメモリトランジ
スタＱ２１に流れ得る電流の大きさよりも小さい。一
方、ゲートにハイレベルの電位を受けるメモリトランジ
スタＱ２２〜Ｑ２８およびセレクトトランジスタＱ３２
の各々に流れ得る電流の大きさは、デプレッション化し
たセレクトトランジスタＱ３１およびメモリトランジス
タＱ２１の各々に流れ得る電流の大きさよりも十分に大
きい。したがって、ビット線ＢＬからトランジスタＱ３
１〜Ｑ２８を介して接地ＧＮＤに放電される電荷の量
は、セレクトトランジスタＱ３１のソースおよびドレイ
ン間に流れ得る電流の大きさによって制御されるので、
従来よりも大幅に減少する。

【００９１】したがって、ビット線ＢＬの電位はビット
線ＢＬからトランジスタＱ３１〜Ｑ２８を介して接地Ｇ
ＮＤに放電される電荷にあまり影響されず、センスアン
プ６から供給される電荷によって上昇可能となる。すな
わち、ビット線ＢＬに供給された電荷が、デプレッショ
ン化したメモリトランジスタドレインを介して接地ＧＮ
Ｄにリークしにくいため、記憶データが“０”であるメ
モリトランジスタＱ１１からのデータ読出し時に、この
メモリトランジスタがＯＦＦ状態となることによってビ
ット線ＢＬの電位が上昇しやすくなる。この結果、セン
スアンプ６は記憶データが“０”であるメモリトランジ
スタからのデータ読出し時に、従来よりも確実にローレ
ベルの電位を出力する。

【００９２】このように、本実施例では、セレクトトラ
ンジスタに流れ得る電流の大きさ、すなわちセレクトト
ランジスタの電流駆動能力が、メモリトランジスタに流
れ得る電流の大きさ、すなわちメモリトランジスタの電
流駆動能力よりも小さく設定されるため、エンハンスメ
ントタイプであるべきメモリトランジスタおよびセレク
トトランジスタがデプレッション化した場合にビット線
と接地ＧＮＤとの間に流れるリーク電流がセレクトトラ
ンジスタによって制限される。この結果、ビット線ＢＬ
にはこのリーク電流の影響による電位降下が生じにくく
なり、メモリトランジスタからのデータ読出しが従来よ
りも安定に行なわれるようになる。

【００９３】また、デプレッション化したメモリトラン
ジスタＱ２１からデータを読出す場合には、本来デプレ
ッションタイプであるセレクトトランジスタＱ３２がビ
ット線ＢＬから接地ＧＮＤに放電される電荷の量を制限
する機能を果たす。

【００９４】メモリトランジスタＱ２１からデータを読
出す場合には、セレクトゲート線ＳＬ２およびワード線
ＷＬ１がローレベルとなるので、ハイレベルの電位をゲ
ートに受けるセレクトトランジスタＱ２９，Ｑ３１およ
びメモリトランジスタＱ１２〜Ｑ１８，Ｑ２２〜Ｑ２８
のほかに、本来デプレッションタイプであるセレクトト
ランジスタＱ３２およびデプレッション化したメモリト
ランジスタＱ２１がＯＮ状態となる。このため、ビット
線ＢＬからセレクトトランジスタＱ２９およびＱ３０と
メモリトランジスタＱ１１〜Ｑ１８を介して接地ＧＮＤ
に流れる電流は生じないが、ビット線ＢＬからセレクト
トランジスタＱ３１およびＱ３２とメモリトランジスタ
Ｑ２１〜Ｑ２８とを介して接地ＧＮＤに流れる電流は生
じる。しかしながら、セレクトトランジスタＱ３２に流
れ得る電流は、メモリトランジスタＱ２１に流れ得る電
流よりも小さい。

【００９５】前述のように、セレクトトランジスタのゲ
ート長はメモリトランジスタのゲート長よりも長いの
で、デプレッションタイプであるセレクトトランジスタ
Ｑ３２の相互コンダクタンスｇｍはデプレッション化し
たメモリトランジスタＱ２１のそれよりも小さい。

【００９６】デプレッションタイプのセレクトトランジ
スタにおける、ソース・ゲート間電圧Ｖ_GSとソース・ド
レイン間電流Ｉ_dsとの関係は図４において曲線で示さ
れる。曲線からわかるように、デプレッションタイプ
のセレクトトランジスタＱ３２は、エンハンスメントタ
イプのセレクトトランジスタと同じ相互コンダクタンス
ｇｍを有するので、ソース・ゲート間電圧Ｖ_GSに対する
ソース・ドレイン間電流Ｉ_dsの変化の割合は小さい。こ
のため、ＯＮ状態にあるデプレッションタイプのセレク
トトランジスタおよびデプレッション化したメモリトラ
ンジスタを比較すると、ソース・ゲート間電圧Ｖ_GSが同
一であっても、ソースおよびドレイン間に流れる電流は
デプレッションタイプのセレクトトランジスタの方が小
さい。

【００９７】それゆえ、図１において、ゲート電位がロ
ーレベルであるセレクトトランジスタＱ３２に流れ得る
電流の大きさは、ゲート電位がローレベルであるメモリ
トランジスタＱ２１に流れ得る電流の大きさよりも小さ
い。

【００９８】一方、ゲート電位がハイレベルであるセレ
クトトランジスタＱ３１およびメモリトランジスタＱ２
２〜Ｑ２８にそれぞれ流れ得る電流の大きさは、ゲート
電位がローレベルであるメモリトランジスタおよびセレ
クトトランジスタにそれぞれ流れ得る電流の大きさより
も十分に大きい。したがって、ビット線ＢＬから接地Ｇ
ＮＤ放電される電荷量は、セレクトトランジスタＱ３２
に流れ得る電流の大きさによって制限される。セレクト
トランジスタＱ３２に流れ得る電流の大きさは、デプレ
ッション化したメモリトランジスタＱ２１に流れ得る電
流の大きさよりも小さいので、セレクトトランジスタＱ
３２のゲート長がメモリトランジスタＱ２１のゲート長
と同一である場合よりも、ビット線ＢＬから接地ＧＮＤ
に放電される電荷は減少する。

【００９９】この結果、メモリトランジスタＱ２１がデ
プレッション化しているためにビット線ＢＬに生じる電
位降下が軽減されるので、センスアンプ６からビット線
ＢＬに供給される電荷によってビット線ＢＬの電位が上
昇しやすくなり、センスアンプ６は従来よりも確実に、
データ“０”に対応するローレベルの電位を出力でき
る。

【０１００】なお、デプレッションタイプのメモリトラ
ンジスタにおける、ソース・ゲート間電圧Ｖ_GSとソース
・ドレイン間電流Ｉ_dsとの関係は図４における曲線に
示されるように、デプレッションタイプのメモリトラン
ジスタは、デプレッションタイプのセレクトトランジス
タと同じしきい値電圧を有し、デプレッションタイプの
セレクトトランジスタよりも大きい相互コンダクタンス
ｇｍを有する。

【０１０１】図５は、本発明の他の実施例のＮＡＮＤ型
マスクＲＯＭの部分構成を示すブロック図である。本実
施例のマスクＲＯＭの全体構成も、図７に示される従来
のそれと同様であり、上記実施例の場合と同様に、図５
には、任意の１つのメモリセルブロックに関する構成が
代表的に示される。図５には、メモリセルブロック１０
において１つのメモリトランジスタＱ１４のみがデプレ
ッションタイプである場合が例示される。

【０１０２】図５を参照して、本実施例の幕素ＲＯＭに
おける各メモリセルブロック１０の回路構成およびその
周辺回路の動作は従来と同様であるので説明は省略す
る。

【０１０３】本実施例では、従来と異なり、セレクトト
ランジスタ群１１０内のエンハンスメントタイプのセレ
クトトランジスタＱ３３およびＱ３４としてそれぞれ、
しきい値電圧Ｖ_THE の高いＮチャネルＭＯＳトランジス
タが用いられる。一方、エンハンスメントタイプのメモ
リトランジスタＱ１１〜Ｑ１３，Ｑ１５〜Ｑ１８，Ｑ２
１〜Ｑ２８にはそれぞれ、従来と同様に、しきい値電圧
の比較的低いＮチャネルＭＯＳトランジスタが用いられ
る。

【０１０４】このように、エンハンスメントタイプのセ
レクトトランジスタＱ３３およびＱ３４のしきい値電圧
がエンハンスメントタイプのメモリトランジスタのそれ
よりも高く設定されることによって、セレクトトランジ
スタおよびメモリトランジスタのうちエンハンスメント
タイプであるべきトランジスタが製造上の問題等によっ
て、本来の特性よりもデプレッション化している場合に
ビット線ＢＬから接地ＧＮＤに流れるリーク電流が低減
される。

【０１０５】図６は、本実施例における、エンハンスメ
ントタイプのセレクトトランジスタＱ３３，Ｑ３４と、
エンハンスメントタイプのメモリトランジスタＱ１１〜
Ｑ１３，Ｑ１５〜Ｑ１８，Ｑ２１〜Ｑ２８と、デプレッ
ションタイプのセレクトトランジスタＱ９，Ｑ２０およ
びメモリトランジスタＱ１４における、ソース・ゲート
間電圧Ｖ_GSとソース・ドレイン間電流Ｉ_dsとの関係を示
すグラフである。

【０１０６】図６を参照して、エンハンスメントタイプ
のセレクトトランジスタの各々，エンハンスメントタイ
プのメモリトランジスタの各々，および、デプレッショ
ンタイプのメモリトランジスタおよびセレクトトランジ
スタの各々はそれぞれ、曲線，，およびで示され
るような特性を有するように設計される。曲線〜か
らわかるように、本実施例では、セレクトトランジスタ
の相互コンダクタンスｇｍとメモリトランジスタのそれ
とは同一であり、エンハンスメントタイプのセレクトト
ランジスタのしきい値電圧とエンハンスメントタイプの
メモリトランジスタのしきい値電圧とが異なる。

【０１０７】したがって、たとえば、エンハンスメント
タイプのセレクトトランジスタおよびメモリトランジス
タがそれぞれ、製造上の問題等で、設計上の特性よりも
デプレッション化した場合、デプレッション化したセレ
クトトランジスタにおける、ソース・ゲート間電圧Ｖ_GS
とソース・ドレイン間電流Ｉ_dsとの関係および、デプレ
ッション化したメモリトランジスタにおける、ソース・
ゲート間電圧Ｖ_GSとソース・ドレイン間電流Ｉ_sdとの関
係がそれぞれ図６における曲線およびが図における
左側にシフトしたグラフ（図中、破線で示す）を描く。
図からわかるように、設計上エンハンスメントタイプの
セレクトトランジスタは、本来のしきい値電圧が高いた
め、若干デプレッション化した場合でも、しきい値電圧
は０Ｖよりも高いのでエンハンスメントタイプのままで
ある。これに対し、設計上エンハンスメントタイプのメ
モリトランジスタは、本来のしきい値電圧が低いため、
若干デプレッション化しただけで、しきい値電圧が０Ｖ
よりも低くなりデプレッションタイプとなる。

【０１０８】このように、しきい値電圧の高いＭＯＳト
ランジスタと、しきい値電圧の低いＭＯＳトランジスタ
とを比較すると、何らかの原因でこれらのしきい値電圧
が変化した場合に生じる基本的な特性の変化は、しきい
値電圧の低いＭＯＳトランジスタの方が大きい。すなわ
ち、しきい値電圧の低いエンハンスメントタイプのＭＯ
Ｓトランジスタとして設計されたメモリトランジスタ
は、何らかの原因で低しきい値電圧化した場合、デプレ
ッションタイプとなりやすい。これに対し、しきい値電
圧の高いエンハンスメントタイプのＭＯＳトランジスタ
として設計されたセレクトトランジスタは、低しきい値
電圧化によってデプレッションタイプとなりにくい。

【０１０９】たとえば、図５において、セレクトトラン
ジスタＱ３４およびメモリトランジスタＱ２１がともに
本来の特性よりも同程度デプレッション化している場合
を想定する。

【０１１０】このような場合に、たとえばメモリトラン
ジスタＱ１１からデータを読出し出そうとすると、本来
ともにＯＦＦ状態であるべきセレクトトランジスタＱ３
４およびメモリトランジスタＱ２１の少なくともいずれ
か一方がＯＮ状態となる。

【０１１１】すなわち、このデプレッション化によっ
て、メモリトランジスタＱ２１はデプレッションタイプ
となっており、セレクトトランジスタＱ３４はしきい値
電圧の低いエンハンスメントタイプとなっていると、メ
モリトランジスタＱ１１からのデータ読出し時に、メモ
リトランジスタＱ２１はＯＮ状態となるが、セレクトト
ランジスタＱ３４はＯＦＦ状態となる。したがって、メ
モリトランジスタがＯＮ状態であるものの、ビット線Ｂ
Ｌから接地ＧＮＤに流れる電流は生じない。

【０１１２】また、このデプレッション化によって、メ
モリトランジスタＱ２１およびセレクトトランジスタＱ
３４がともにデプレッションタイプとなっている場合に
は、これらのトランジスタは、ともに、メモリトランジ
スタＱ１１からのデータ読出し時にＯＮ状態となる。し
かしながら、しきい値電圧の異なる２つのＮチャネルＭ
ＯＳトランジスタを比較した場合、ソース・ゲート間電
圧Ｖ_GSが同一であれば、ソース・ドレイン間に流れる電
流Ｉ_dsはしきい値電圧の高いトランジスタの方が大き
い。このため、セレクトトランジスタＱ３４に流れ得る
電流の大きさは、メモリトランジスタＱ２１に流れ得る
電流の大きさよりもはるかに小さい。したがって、先の
実施例の場合と同様に、ビット線ＢＬから接地ＧＮＤに
放電される電荷の量は、セレクトトランジスタＱ３４に
流れ得る電流の大きさによって制限され従来よりも低減
される。

【０１１３】また、デプレッション化したメモリトラン
ジスタＱ２１からのデータ読出し時にも、同様の原理で
ビット線ＢＬから接地ＧＮＤに放電される電荷の量が従
来よりも低減される。

【０１１４】メモリトランジスタＱ２１からのデータ読
出し時には、図における右側のセレクトトランジスタ列
およびメモリトランジスタ列において、本来デプレッシ
ョンタイプであるセレクトトランジスタＱ２０および、
ハイレベルの電位をゲートに受けるセレクトトランジス
タＱ３４以外にメモリトランジスタＱ２１がＯＮ状態と
なる。しかしながら、セレクトトランジスタＱ３４のし
きい値電圧は、メモリトランジスタＱ２１のしきい値電
圧よりも高い。このため、エンハンスメントタイプのセ
レクトトランジスタのしきい値電圧とエンハンスメント
タイプのメモリトランジスタのしきい値電圧とが同一で
ある場合に比べ、ハイレベルの電位をゲートに受けるデ
プレッション化したセレクトトランジスタＱ３４に流れ
得る電流が減少する。

【０１１５】このように、本実施例においても、設計上
エンハンスメントタイプであるセレクトトランジスタお
よびメモリトランジスタが何らかの原因でデプレッショ
ン化している場合に、エンハンスメントタイプであるべ
きメモリトランジスタを介して流れるリーク電流が低減
されるため、先の実施例の場合と同様の効果が達成され
る。

【０１１６】本実施例におけるデプレッションタイプの
セレクトトランジスタおよびメモリトランジスタの、ソ
ース・ゲート間電圧Ｖ_GSとソース・ドレイン間電流Ｉ_ds
との関係は、図６において曲線で示される。

【０１１７】本実施例におけるセレクトトランジスタ群
１１０およびメモリトランジスタ群１２０の半導体基板
上におけるレイアウトは従来（図９）と同様である。エ
ンハンスメントタイプのセレクトトランジスタＱ３３，
Ｑ３４をエンハンスメントタイプのメモリトランジスタ
Ｑ１１〜Ｑ１３，Ｑ１５〜Ｑ１８，Ｑ２１〜Ｑ２８より
も高く設定するためには、たとえば、製造時に、エンハ
ンスメントタイプのセレクトトランジスタのチャネル領
域となるべき部分にイオン注入等によって添加される不
純物の量が、エンハンスメントタイプのメモリトランス
のチャネル領域となるべき部分にイオン注入等によって
添加される不純物の量よりも少なくなるように、この不
純物添加のためのイオン注入等の条件を調整するなど、
従来の技術が用いられればよい。

【０１１８】上記いずれの実施例においても、各メモリ
セルブロックは８段のメモリトランジスタによって構成
されたが、各メモリブロックを構成するメモリトランジ
スタの段数が８段以外であっても、本発明による効果は
上記実施例の場合と同様に生ずる。

【０１１９】

【発明の効果】以上のように、本発明によれば、ＮＡＮ
Ｄ型マスクＲＯＭにおいて、メモリセルアレイを構成す
るＭＯＳトランジスタのしきい値電圧が本来の値よりも
低なった場合にビット線からリークする電荷の量が、従
来よりも大幅に低減される。この結果、メモリトランジ
スタからのデータ読出しが従来よりも安定に、かつ確実
に行なわれるようになる。

【図面の簡単な説明】

【図１】本発明の一実施例のＮＡＮＤ型マスタＲＯＭの
部分構成を示すブロック図である。

【図２】図１におけるセレクトトランジスタ群１１０お
よびメモリトランジスタ群１２０の半導体基板上におけ
るレイアウトを示す平面図である。

【図３】ＭＯＳトランジスタのゲート長と相互コンダク
タンスとの一般的な関係を示すグラフである。

【図４】図１におけるエンハンスメントタイプのメモリ
トランジスタおよびセレクトトランジスタならびにデプ
レッションタイプのメモリトランジスタおよびセレクト
トランジスタの各々における、ソース・ゲート間電圧と
ソース・ドレイン間電流との関係を示すグラフである。

【図５】本発明の他の実施例のＮＡＮＤ型マスクＲＯＭ
の部分構成を示すブロック図である。

【図６】図５における、エンハンスメントタイプのメモ
リトランジスタおよびセレクトトランジスタならびに、
デプレッションタイプのメモリトランジスタおよびセレ
クトトランジスタの各々における、ソース・ゲート間電
圧とソース・ドレイン間電流の関係を示すグラフであ
る。

【図７】従来のＮＡＮＤ型マスクＲＯＭの全体構成を示
す概略ブロック図である。

【図８】図７における任意の１つのメモリセルブロック
の構成を示す回路図である。

【図９】図８におけるセレクトトランジスタ群およびメ
モリトランジスタ群の半導体基板上におけるレイアウト
を示す平面図である。

【図１０】従来のＮＡＮＤ型マスクＲＯＭにおける、エ
ンハンスメントタイプのメモリトランジスタおよびセレ
クトトランジスタならびにデプレッションタイプのメモ
リトランジスタおよびセレクトトランジスタの各々にお
ける、ソース・ゲート間電圧とソース・ドレイン間電流
との関係を示すグラフである。

【符号の説明】

１ メモリセルアレイ １０，１０−１〜１０−ｍ メモリセルブロック ２ デコーダ ３ アドレスバッファ ４ アドレスデコーダ回路 ５ ビット線選択デコーダ ６ センスアンプ １１０ セレクトトランジスタ群 １２０ メモリトランジスタ群 １３０ トランスファーゲートトランジスタ群 なお、図中、同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の行および複数の列に配列され、各
   々が第１のデータまたは第２のデータを記憶する複数の
   メモリセルを備え、 前記複数のメモリセルのうち、前記第１のデータを記憶
   するメモリセルの各々はエンハンスメントタイプの電界
   効果半導体素子を含み、前記複数のメモリセルのうち前
   記第２のデータを記憶するメモリセルの各々はデプレッ
   ションタイプの電界効果半導体素子を含み、 前記複数の行に対応して設けられた複数のワード線と、 前記複数の列のうちの２つの列ごとに設けられるビット
   線とをさらに備え、 前記複数の列の各々に配列されたメモリセルがそれぞれ
   含む前記電界効果半導体素子は、対応するビット線と所
   定の低電位源との間に互いに直列に結合され、 前記複数の行の各々に配列されたメモリセルがそれぞれ
   含む前記電界効果半導体素子は、前記複数のワード線の
   うちの対応する１本の電位によって一括して制御され、 前記複数の列に対応して設けられ、各々が、対応する列
   に配列されたメモリセルと、対応するビット線とを電気
   的に接続または遮断するための複数のスイッチ手段をさ
   らに備え、 各前記ビット線に対応する２つの列のうちの一方に対応
   して設けられた前記スイッチング手段と、他方に対応し
   て設けられた前記スイッチング手段とは互いに相補な動
   作を行なうように制御され、 前記複数のスイッチ手段の各々は、対応する列と対応す
   るビット線との間に直列に接続されたエンハンスメント
   タイプの電界効果半導体素子およびデプレッションタイ
   プの電界効果半導体素子を含み、 前記複数のスイッチ手段の各々に含まれるエンハンスメ
   ントタイプの電界効果半導体素子は、前記第１のデータ
   を記憶するメモリセルの各々に含まれるエンハンスメン
   トタイプの電界効果半導体素子と異なる電気的特性を有
   する、マスクＲＯＭ。
2. 【請求項２】 前記電気的特性は駆動能力であり、 前記複数のスイッチング手段の各々が含むエンハンスメ
   ントタイプの電界効果半導体素子の駆動能力は、前記第
   １のデータを記憶するメモリセルの各々が含むエンハン
   スメントタイプの電界効果半導体素子の駆動能力よりも
   低い、請求項１記載のマスクＲＯＭ。
3. 【請求項３】 前記電気的特性は、しきい値電圧であ
   り、 前記複数のスイッチング手段の各々が含むエンハンスメ
   ントタイプの、電界効果半導体素子のしきい値電圧は、
   前記第１のデータを記憶するメモリセルの各々が含むエ
   ンハンスメントタイプの電界効果半導体素子のしきい値
   電圧よりも高い、請求項１記載のマスクＲＯＭ。