JPH0548067A - 固体撮像素子 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、横方向（層方向）のリーク
を防止し、減少させることにより、画素端面でのリーク
電流の影響がなく、各画素において良好なＳ／Ｎ比を得
るとともに、画素分離工程を不要とし、画素分離工程に
よるｎ⁺／ｉ界面特性の悪化のない、また工程の増加、
歩留の低下によるコスト増のない固体撮像素子を実現す
ることにある。 【構成】 下地回路上に形成された同一の半導体層に複
数の素子を形成して成る固体撮像素子において、前記半
導体層の前記下地回路に接する層が、結晶粒を有するマ
イクロクリスタルシリコン層であり、前記結晶粒の粒界
に該結晶粒よりも電気伝導度の低い不純物領域が設けら
れ、前記マイクロクリスタルシリコン層の層方向の電気
伝導度が層厚方向の電気伝導度よりも低いことを特徴と
する固体撮像素子。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は下地回路上にｐｉｎフォ
トダイオードを積層させた１次元、あるいは２次元の固
体撮像素子に関するものである。

【０００２】

【従来の技術】近年、工業監視用ＶＴＲ、あるいは、家
庭用ＶＴＲの普及に伴って、小型軽量で使いやすいテレ
ビカメラの需要が高まっている。特に従来の撮像管に変
わって、ＣＣＤＭＯＳ、ＣＰＤ等の固体撮像素子を用い
たテレビカメラの研究開発が盛んになってきている。固
体撮像素子は撮像管に比べ、カメラの小型化、軽量化、
低消費電力化を可能とするなど多くの利点を有してい
る。

【０００３】さらに近年では、固体撮像素子は、信号読
み取り部として用いられ、この上に光電変換部として光
導電膜を積層させた積層型固体撮像素子も提案されてい
る。これは光学的開口率が大きく、高感度であり、ブル
ーミング、スミア抑制能力が優れている等の特徴を持っ
た固体撮像素子として注目されている。

【０００４】図８，９は、従来例の固体撮像素子の断面
図であり、図８は画素分離を施していない従来例であ
り、図９は画素分離を施した従来例である。

【０００５】本従来例は、従来から提案されているとこ
ろの、半導体層として水素化アモルファスシリコン、マ
イクロクリスタルシリコンを採用し、光電変換部に水素
化アモルファスシリコン層を用い、ｐ⁺ ，ｎ⁺ 層にマイ
クロクリスタルシリコン層を用いたｐｉｎ積層型固体撮
像素子の一例であり、Ａ、Ｂの２画素分の断面部を示す
ものである。

【０００６】図８、９の従来例において、ｐ型基板１上
に絶縁膜２を介してＣＣＤ電極としてポリシリコン層３
がある。４は層間絶縁層である。５は電荷蓄積用電極で
ある。基板内の１２は、ＣＣＤのｎウエルであり、１３
は転送用ゲート部としてのｎ^- 領域、１４は電荷蓄積部
としてｎ⁺ 領域、１５はチャネルストッパーとしてのｐ
⁺ 領域である。６は平坦化のための絶縁層、７は１画素
に対応する画素電極である。８はホールブロッキングの
ためのｎ⁺ 型マイクロクリスタルシリコン層である。９
は光電変換部としてのイントリンシックな水素化アモル
ファスシリコン層（ｉ層）である。１０は電子ブロッキ
ングのためのｐ⁺ 型マイクロクリスタルシリコン層（ｐ
⁺ 層）である。１１は窓材かつ共通電極としての透明電
極ＩＴＯである。ＩＴＯを通して光電変換部に入射した
光により生成されたホールと電子のうち、ホールはＩＴ
Ｏ電極へ注出され、電子はｉ層９を走行し電極７を通し
て蓄積される。これらの電荷はＣＣＤ電極４へのパルス
電圧印加により、転送ゲート部１４を通してＣＣＤによ
り順次外部へ転送される。

【０００７】このような積層型固体撮像素子において
は、１画素として働く画素電極を広く取ることができ、
光学的開口率を高め、非積層型に比べ、感度が向上する
利点がある。

【０００８】

【発明が解決しようとしている課題】しかしながら、上
記従来の積層型固体撮像素子は、次のような問題点を有
していた。

【０００９】前述した図８の従来例では、ｎ⁺ 層は、エ
ッチングにより画素分離が施されているが、これは低抵
抗のｎ⁺ 層を通して画素内でのリーク電流が流れるのを
防ぐためである。この画素分離工程ではｎ⁺ 層成膜後大
気にさらされ、パターニングを行なわなければならな
い。その結果、ｎ⁺ ／ｉ界面特性が悪化し、また工程の
増加、歩留の低下によるコスト増が生ずるという問題が
あった。

【００１０】また、前述した図９の従来例のように、３
層を連続して成膜した後、透明電極も含めて３層をエッ
チングにより画素分離する方法もあるが、この場合、画
素端面でのリーク電流の影響が大きく、良好な特性を得
ることは困難である。また製造上、この画素分離した段
差を埋めて、保護膜、上電極（不図示）を形成すること
も困難であるという問題がある。

【００１１】そこで、本発明の目的は、横方向（層方
向）のリークを防止し、減少させることにより、画素端
面でのリーク電流の影響がなく、各画素において良好な
Ｓ／Ｎ比を得るとともに、画素分離工程を不要とし、画
素分離工程によるｎ⁺ ／ｉ界面特性の悪化のない、また
工程の増加、歩留の低下によるコスト増のない固体撮像
素子を実現することにある。

【００１２】

【課題を解決するための手段】本発明は、前述した課題
を解決するための手段として、下地回路上に形成された
同一の半導体層に複数の素子を形成して成る固体撮像素
子において、前記半導体層の前記下地回路に接する層
が、結晶粒を有するマイクロクリスタルシリコン層であ
り、前記結晶粒の粒界に該結晶粒よりも電気伝導度の低
い不純物領域が設けられ、前記マイクロクリスタルシリ
コン層の層方向の電気伝導度が層厚方向の電気伝導度よ
りも低いことを特徴とする固体撮像素子を提供するもの
である。

【００１３】また、前記不純物領域が、Ｓｉ−Ｏ、Ｓｉ
−Ｃ、Ｓｉ−Ｎのいずれかの結合を有することを特徴と
し、また、前記結晶粒を有するマイクロクリスタルシリ
コン層の層厚が、前記各素子の層方向の長さ以下である
ことを特徴とし、また、前記結晶粒を有するマイクロク
リスタルシリコン層の層厚が、実質的に前記結晶粒の粒
径であることを特徴とする固体撮像素子により、前記課
題を解決しようとするものである。

【００１４】

【作用】本発明によれば、下地回路基板上にｎ⁺ 型マイ
クロクリスタルシリコン層（あるいはｐ⁺ 型マイクロク
リスタルシリコン層）、イントリンシック水素化アモル
ファスシリコン層、ｐ⁺ 型マイクロクリスタルシリコン
層（あるいはｎ⁺ 型マイクロクリスタルシリコン層）を
順次積層させた固体撮像素子において、該ｎ⁺ 型マイク
ロクリスタルシリコン層（ｐ⁺ 型マイクロクリスタルシ
リコン層）を結晶粒を有する構造とし、該結晶の結晶粒
界にＳｉ−Ｏ、Ｓｉ−Ｃ、Ｓｉ−Ｎの結合を有する不純
物領域を設けることにより、粒界部でのポテンシャルバ
リアーを極力高めることができる。

【００１５】また、適当な厚さの不純物領域とすること
により、トンネル電流を防止し、横方向（層方向）のキ
ャリアーの走行を阻止することができる。

【００１６】また、好適な膜厚を選ぶことにより、垂直
方向（層厚方向）の粒界は少なくできるので、垂直方向
のキャリアーの走行はなんら阻害されることが少ない。

【００１７】これにより、イントリンシック水素化アモ
ルファスシリコン層で生じたキャリアーは、ｎ⁺ 型非単
結晶シリコン層の層厚方向のみを走行し、層方向の画素
間を走行することはなく、また暗時の画素間のキャリア
ーの走行を低減でき、画素間でのリークを非常に少なく
押さえることができる。

【００１８】また画素分離のためのｎ⁺ 層のパターニン
グを必要としないので、３層を連続して成膜することが
可能となり、良好な界面特性を有する固体撮像素子を提
供することができる。

【００１９】本発明によれば、ｐ⁺ 型マイクロクリスタ
ルシリコン層（あるいはｎ⁺ 型マイクロクリスタルシリ
コン層）を結晶粒を有する構造とし、該結晶の結晶粒界
にＳｉ−Ｏ、Ｓｉ−Ｃ、Ｓｉ−Ｎの結合を有する不純物
領域を設けることにより、粒界部でのポテンシャルバリ
アーを極力高め、かつ適当な厚さの不純物領域とするこ
とによりトンネル電流を防止し、横方向（層方向）のキ
ャリアの走行を阻止することができる。

【００２０】また、前記結晶粒を有するマイクロクリス
タルシリコン層の層厚を、前記各素子の層方向の長さ以
下とすることにより、一つの素子全体としてマイクロク
リスタルシリコン層の層方向の電気伝導度が、該層の層
厚方向の電気伝導度よりも低くなるような電気的異方性
を高めることができる。

【００２１】また、好適な膜厚として結晶粒の粒径を選
ぶことにより、垂直方向（層厚方向）の粒界は少なくで
きるので、垂直方向のキャリアの走行は阻害されず、水
平方向（層方向）のキャリアのみ阻止することができ
る。これにより、横方向のリークを押さえることができ
る。

【００２２】

【実施例】図１，２は第１，２の実施例を示す図であ
り、図３はその工程図を示す。第１，２の実施例は層構
成、工程としては同一なので、同一図を用いて説明す
る。

【００２３】（第１の実施例）図１は、第１の実施例の
固体撮像素子の２画素分の断面図である。同図におい
て、１〜６は下地回路であり、従来例と同様にクリスタ
ルシリコンに作り込んだＣＣＤ等である。

【００２４】図１において、ｐ型基板１上に絶縁膜２を
介してＣＣＤ電極としてポリシリコン層３がある。４は
層間絶縁層である。５は電荷蓄積用電極である。基板内
の１２はＣＣＤのｎウエルであり、１３は転送用ゲート
部としてのｎ^- 領域、１４は電荷蓄積部としてｎ⁺ 領
域、１５はチャネルストッパーとしてのｐ⁺ 領域であ
る。６は平坦化のための絶縁層、７は１画素に対応する
画素電極である。８はホールブロッキングのためのｎ⁺
型マイクロクリスタルシリコン層である。９は光電変換
部としてのイントリンシックな水素化アモルファスシリ
コン層（ｉ層）である。１０は電子ブロッキングのため
のｐ⁺ 型マイクロクリスタルシリコン層（ｐ⁺ 層）であ
る。１１は窓材かつ共通電極としての透明電極ＩＴＯで
ある。ＩＴＯを通して光電変換部に入射した光により生
成されたホールと電子のうち、ホールはＩＴＯ電極へ注
出され、電子はｉ層９を走行し電極７を通して蓄積され
る。これらの電荷はＣＣＤ電極４へのパルス電圧印加に
より、転送ゲート部１４を通してＣＣＤにより順次外部
へ転送される。

【００２５】図２は本実施例のｎ⁺ マイクロクリスタル
シリコン層８の拡大模式図である。本発明では、このｎ
型層を結晶粒２０１を有する構造とし、またこの結晶粒
２０１の粒界には、結晶粒よりも電気伝導度の低い不純
物領域２０３が形成されている。また図中２０２はアモ
ルファスシリコンである。

【００２６】また、このｎ⁺ マイクロクリスタルシリコ
ン層３の厚さは、横方向（層方向）の電気伝導度σ₂
が、縦方向（層厚方向）の電気伝導度σ₁ よりも低くな
るように設定する。すなわち、電気伝導度の比σ₂ ／σ
₁ が十分小さくなるように設定すればよく、好適には、
ほぼ結晶粒２０１の粒径に等しくすることにより、下地
絶縁層６に対して垂直方向には粒界はほとんど存在せ
ず、横方向（層方向）には結晶粒２０１が、一部アモル
ファスシリコン２０２を含んで存在する構造を得ること
ができる。

【００２７】ただし、このマイクロクリスタルシリコン
層８の層厚は、結晶粒２０１の２、３個分の厚みがあっ
ても、もちろん本発明の効果は得られるものであり、横
方向（層方向）における各素子の長さ（図１のＡまたは
Ｂ）以下であれば、素子として前述の電気伝導度の比σ
₂ ／σ₁ は小さくすることができ、電気的異方性を持た
せることができる。

【００２８】本発明の特徴は、このｐ⁺ 層に電気的異方
性を持たせ、横方向（層方向）の電気伝導度を縦方向
（層厚方向）の電気伝導度より低くすることにより、特
別なアイソレーションを施すことなく、横方向（層方
向）のリークをなくすことにある。

【００２９】次に本発明になる図１の実施例の固体撮像
素子の製造方法の一例を述べる。図３は本実施例の各製
造工程を示す部分断面図である。

【００３０】図３（ａ）は、１〜６の下地回路上に画素
電極７，７’を形成した状態を示す断面図である。１〜
６は図１で説明したものと同一のものを示す。

【００３１】次に、本発明の結晶粒を有するｎ⁺ 型マイ
クロクリスタルシリコン層８を形成するのであるが、本
実施例では、このとき形成される結晶粒の粒界に不純物
を偏析させるために、成膜中に不純物ガスを積極的に加
える方法をとった。条件としては、基板温度３００度、
圧力３０ｍＴｏｒｒ、ＲＦ放電パワー密度５０ｍＷ／ｃ
ｍ² 、シランとホスフィンとの流量比はＰＨ₃ ／ＳｉＨ
₄ ＝５×１０^-3とした。シランと水素の流量比は、Ｈ₂
／ＳｉＨ₄ ＝２００であった。不純物ガスとして今回は
酸素ガスを用い、Ｓｉ−Ｏの結合を形成した。酸素ガス
とシランとの流量比はＯ₂ ／ＳｉＨ₄ ＝１０^-3とした。
また、Ｓｉ−Ｏの結合を良好にするためにｎ⁺ 層成膜
後、基板温度３００度で２時間アニーリングを行った。

【００３２】この条件で成膜したｎ⁺ 型マイクロクリス
タルシリコン層８を分析したところ、粒径は６０ｎｍ、
結晶化率は０．９であった。本実施例では、このｎ⁺ 型
マイクロクリスタルシリコン層８を５０ｎｍ積層した
（図３（ｂ））。

【００３３】次にイントリンシック水素化アモルファス
シリコン層９を形成した（図３（ｃ））。条件は基板温
度３００度、圧力３０ｍＴｏｒｒ、ＲＦ放電密度パワー
５ｍＷ／ｃｍ² 、シランと水素の流量比は、Ｈ₂ ／Ｓｉ
Ｈ₄ ＝１０とした。バックグラウンド圧力は１０^-7Ｔｏ
ｒｒであった。

【００３４】更にこの上に、プラズマＣＶＤ法により、
ｐ⁺ 型マイクロクリスタルシリコン層１０を形成する。
条件は基板温度３００度、圧力５０ｍＴｏｒｒ，ＲＦ放
電パワー密度１００ｍＷ／ｃｍ² 、シランとジボランと
の流量比は、Ｂ₂ Ｈ₆ ／ＳｉＨ₄ ＝５×１０^-3とした。
またシランと水素の流量比は、Ｈ₂ ／ＳｉＨ₄ ＝２００
であった。バックグラウンド圧力は１０^-7Ｔｏｒｒであ
った。この条件で成膜したｐ⁺ 型マイクロクリスタルシ
リコンを分析したところ、粒径１０ｎｍ、結晶化率０．
８であった。このｐ⁺ マイクロクリスタルシリコン層１
０を、本実施例では５０ｎｍ積層した（図３（ｄ））。

【００３５】次に、この上にＩＴＯ１１を成膜し、共通
電極とした（図３（ｅ））。

【００３６】最後に遮光用の金属を形成した。

【００３７】酸素とシランの流量比に対して、ｎ⁺ 型層
の縦方向と横方向の電気伝導度がどう変化するか測定し
てみた。図４はその測定系を示す図であり、図４（ａ）
は縦方向（層厚方向）の電気伝導度σ₁ の測定系を示す
図であり、（ｂ）は横方向（層方向）の電気伝導度σ₂
の測定系を示す図である。図４において、４０３は測定
される半導体層であり、４０１はガラス基板、４０２、
４０４は測定用電極である。ｎ層の成膜条件は実施例と
同一とした。

【００３８】図５，６はその結果を示す図であり、酸素
とシランの流量比に対して、ｎ⁺ 型層の縦方向と横方向
の電気伝導度がどう変化するかを見たグラフである。

【００３９】図５より、縦方向の電気伝導度σ₁ は、Ｏ
₂ を添加しない状態で１×１０^O Ｓ／ｃｍであった（マ
イクロクリスタル化した状態）。Ｏ₂ を添加していくと
σ₁はわずかに減少していくが、Ｏ₂ ／ＳｉＨ₄ ＝１０
^-3程度でも十分高い値を保っている。これはバルク中に
取り込まれるＯによる散乱の結果と思われる。

【００４０】一方、図６より、横方向の電気伝導度σ₂
は初期１０^-7Ｓ／ｃｍであった。膜厚５０ｎｍでは粒界
散乱により伝導度はかなり落ちる。これにＯ₂ を添加し
ていくと、Ｏ₂ ／ＳｉＨ₄ ＝１０^-3程度で十分小さな値
となっている。

【００４１】本実施例の方法では、バルク中にもＯが取
り込まれ、図５からも明らかなようにバルク特性にも影
響を及ぼす。Ｏ₂ の添加量はバルク特性を悪化させず、
横方向の異方性を出せる範囲にする必要がある。本実施
例の条件では図５，６よりＯ₂ ／ＳｉＨ₄ ＝１０^-3とし
た。

【００４２】このようにして作成された固体撮像素子で
は、ｎ⁺ 層には十分な電気的異方性を持たせることがで
き、ｎ⁺ 層を通しての横方向（層方向）のリークはなく
なり、各画素のＳ／Ｎ比が改善した。

【００４３】なお、導入ガスとして、ＣＨ₄ ，ＮＨ₃ を
用いても同様の効果があげられる。これらの反応性の乏
しいＣＨ₄ ，ＮＨ₃ では、粒界にＳｉ−Ｃ、Ｓｉ−Ｎの
結合を持つ不純物領域を形成し、そこでの散乱を増やし
σ₂ を減らすことはできるが、その程度はＯ₂ の効果よ
り低いものであった。

【００４４】（第２の実施例）本実施例は、層構成、工
程としては第１の実施例と同一なので、前述した第１の
実施例と同一図を用いて説明する。

【００４５】図３（ｂ）に示す様に、画素電極７，７’
上に、プラズマＣＶＤ法によりｎ⁺型マイクロクリスタ
ルシリコン層８を形成する。本実施例では、このとき形
成される微結晶の粒界に不純物を析出させるために以下
の方法を取った。条件としては、基板温度３００度、圧
力５０ｍＴｏｒｒ、ＲＦ放電パワー密度５０ｍＷ／ｃｍ
² ，シランとホスフィンとの流量比はＰＨ₃ ／ＳｉＨ₄
＝１０^-3とした。またシランと水素の流量比は、Ｈ₂ ／
ＳｉＨ₄ ＝２００であった。バックグラウンド圧力は１
０^-7Ｔｏｒｒであった。この条件で成膜したｎ⁺ 型マイ
クロクリスタルシリコン８を分析したところ、粒径６０
ｎｍ、結晶化率０．９であった。今回はこの膜を５０ｎ
ｍ積層した。

【００４６】本実施例においても、図２に示した第１の
実施例と同様に、ｎ⁺ 型層８の厚さは、ほぼ結晶粒２０
１の粒径に等しく、基板に対して垂直方向には粒界はほ
とんど存在しないように設定した。また結晶粒と結晶粒
との間には、不純物領域２０３とアモルファスシリコン
領域２０１が存在している。

【００４７】一般にマイクロクリスタルシリコンの結晶
粒界はＳｉと結合した水素で覆われている。この水素を
酸素で置換することにより、この粒界部分に不純物領域
を設けることができる。本実施例では、ｎ⁺ 型マイクロ
クリスタルシリコン層８を、上記の様に形成した後、同
一の成膜装置の中に、酸素ガスを１Ｔｏｒｒ流し、基板
温度３００度で１２０分アニーリングを行って、熱酸化
した。最表面の酸化膜はＡｒプラズマ中でスパッタを行
い除去し、更にアニールしつつ水素プラズマ処理を施し
た。

【００４８】この時、不純物領域の厚さは熱酸化の時間
で制御した。最適の厚さは垂直方向（層厚方向）の電流
密度と、水平方向（層方向）の電流密度の比より決ま
る。水平方向の電流密度は、この熱酸化した不純物領域
を通して流れるトンネル電流であるから、今回の実施例
ではこの厚さを５ｎｍと想定して、条件設定した。

【００４９】次に、イントリンシック水素化アモルファ
スシリコン層９を形成した（図３（ｃ））。条件は基板
温度３００度、圧力３０ｍＴｏｒｒ、ＲＦ放電パワー密
度５ｍＷ／ｃｍ² 、シランと水素の流量比はＨ₂ ／Ｓｉ
Ｈ₄ ＝１０とした。バックグラウンド圧力は１０^-7Ｔｏ
ｒｒであった。

【００５０】次にｐ⁺ 型マイクロクリスタルシリコン層
１０を形成した（図３（ｄ））。条件としては、基板温
度３００度、圧力３０ｍＴｏｒｒ，ＲＦ放電パワー１０
０ｍＷ／ｃｍ² シランとジボランとの流量比は、Ｂ₂ Ｈ
₆ ／ＳｉＨ₄ ＝５×１０^-3とした。シランと水素の流量
比は、Ｈ₂ ／ＳｉＨ₄ ＝２００であった。この条件で成
膜したｐ⁺ 型マイクロクリスタルシリコン層１０を分析
したところ、粒径は６０ｎｍ、結晶化率は、０．９であ
った。本実施例では、このｐ⁺ 型マイクロクリスタルシ
リコン層１０を５０ｎｍ積層した。

【００５１】この上にＩＴＯ膜１１を成膜し、共通電極
とした（図３（ｅ））。

【００５２】最後に遮光用の金属を形成した。

【００５３】図７は横軸に酸化時間をとり、σ₂ ／σ₁
を縦軸にとり、その関連を示した図である。図から明ら
かなように酸化時間を長くするにしたがい、横方向（層
方向）の電気的異方性が出てきているのが分かる。

【００５４】このようにして作成された固体撮像素子で
は、ｎ⁺ 層には十分な電気的異方性を持たせることがで
き、ｎ⁺ 層を通しての横方向（層方向）のリークはなく
なり、各画素のＳ／Ｎ比が改善した。

【００５５】また、このようにして作成されたフォトダ
イオードでは、ｎ⁺ 層８は、十分電気的に異方性が確保
されており、ｎ⁺ 層８のアイソレーションは不要であっ
た。

【００５６】上記従来例ではｎ⁺ 型マイクロクリスタル
シリコン層８についてのみ言及されてあるが、フォトダ
イオードの構成として、ｐ⁺ 型マイクロクリスタルシリ
コン層を個別電極側に持ってきて、ホール蓄積型にして
も本発明は実施可能である。この場合は、ｐ⁺ 型マイク
ロクリスタルシリコン層に同様に電気的異方性を持たせ
れば良い。

【００５７】また以上の実施例では下地回路としてＣＣ
Ｄを用いたが、同様の問題を有するＭＯＳ型ＣＰＤ型に
対しても適用できる。またこれらの実施例での成膜は、
ＲＦプラズマＣＶＤを用いたが、ＥＣＲプラズマ、マイ
クロ波プラズマＣＶＤを用いれば、粒径の制御が可能に
なり、より大きい粒径の結晶粒を得ることができ、かつ
同様の効果を出せ、デバイスの設計が容易になる。

【００５８】また同様に、マイクロクリスタルシリコン
層の層厚は、好ましくは結晶粒１個分の粒径がよいが、
横、縦方向の電気伝導度の比σ₂ ／σ₁ が十分小さくで
きれば、結晶粒の２、３個分の厚みがあっても、本発明
の効果は得られる。

【００５９】

【発明の効果】以上説明してきた様に、下地回路側のｎ
⁺ 型マイクロクリスタルシリコン層（ｐ⁺ 型マイクロク
リスタルシリコン層）を、結晶粒を有する構造とし、好
適には、層厚方向に１個の結晶粒を有する構造とし、こ
の結晶粒界にＳｉ−Ｏ，Ｓｉ−Ｃ，Ｓ−Ｎの結合を有す
る不純物領域を形成し、縦方向（層厚方向）より横方向
（層方向）のほうが電気伝導度が高くなるような電気的
異方性を持たせることにより、横方向（層方向）のリー
クを減少させることができ、画素電極間のダーク電流リ
ークを抑え、画素のＳ／Ｎ比が改善し、かつ安定した特
性の固体撮像素子が得られるという効果がある。

【００６０】また、特別な画素分離を不要とすることも
できるため、工程の簡略化を計ることができるととも
に、画素分離に伴う端面リークを防止することができ
る。

【００６１】またｐｉｎ３層を連続して成膜できるの
で、界面特性の安定した固定撮像素子を提供できる。

【図面の簡単な説明】

【図１】本発明を実施した積層型固体撮像素子２画素分
の断面図である。

【図２】本発明を実施したｎ⁺ 型マイクロクリスタルシ
リコン層の部分拡大断面図である。

【図３】本発明を実施した積層型固体撮像素子の製造工
程図である。

【図４】縦方向の電気伝導度σ₁ と横方向の電気伝導度
σ₂ の測定系を示す図である。

【図５】σ₁ のＯ₂ ／ＳｉＨ₄ 流量比依存示す図であ
る。

【図６】σ₂ のＯ₂ ／ＳｉＨ₄ 流量比依存示す図であ
る。

【図７】σ₂ ／σ₁ の熱酸化時間依存示す図である。

【図８】画素分離を施していない従来例の断面図であ
る。

【図９】画素分離を施した従来例の断面図である。

【符号の説明】

１ ｐ型半導体基板 ２ 絶縁層 ３ ＣＣＤ電極としてのポリシリコン層 ４ 層間絶縁層 ５ 電荷蓄積用電極 ６ 平坦化のための絶縁膜 ７，７’ １画素に対応する画素電極 ８ ホールブロッキングのためのｎ⁺ 型マイクロクリ
スタルシリコン層 ９ 光電変換層としてのイントリンシックな水素化ア
モルファスシリコン層 １０ 電子ブロッキングのためのｐ⁺ 型マイクロクリ
スタルシリコン層 １１ 窓材かつ共通電極としての透明電極（ＩＴＯ） １２ ＣＣＤ部のｎウエル １３ 転送用ゲート部としてのｎ^- 領域 １４ 電荷蓄積部としてのｎ⁺ 領域 １５ チャネルストッパーとしてのｎ^- 領域 １６ ｐ⁺ ドーピング領域 Ａ，Ｂ それぞれ１画素を表わす。 Ｌ 入射光 ４０１ ガラス基板 ４０２，４０４ 測定用電極 ４０３ 測定のための半導体層

Claims (4)

【特許請求の範囲】
1. 【請求項１】 下地回路上に形成された同一の半導体層
   に複数の素子を形成して成る固体撮像素子において、 前記半導体層の前記下地回路に接する層が、結晶粒を有
   するマイクロクリスタルシリコン層であり、前記結晶粒
   の粒界に該結晶粒よりも電気伝導度の低い不純物領域が
   設けられ、前記マイクロクリスタルシリコン層の層方向
   の電気伝導度が層厚方向の電気伝導度よりも低いことを
   特徴とする固体撮像素子。
2. 【請求項２】 前記不純物領域が、Ｓｉ−Ｏ、Ｓｉ−
   Ｃ、Ｓｉ−Ｎのいずれかの結合を有することを特徴とす
   る請求項１に記載の固体撮像素子。
3. 【請求項３】 前記結晶粒を有するマイクロクリスタル
   シリコン層の層厚が、前記各素子の層方向の長さ以下で
   あることを特徴とする請求項１に記載の固体撮像素子。
4. 【請求項４】 前記結晶粒を有するマイクロクリスタル
   シリコン層の層厚が、実質的に前記結晶粒の粒径である
   ことを特徴とする請求項１に記載の固体撮像素子。