JPH0548073A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0548073A JPH0548073A JP20430291A JP20430291A JPH0548073A JP H0548073 A JPH0548073 A JP H0548073A JP 20430291 A JP20430291 A JP 20430291A JP 20430291 A JP20430291 A JP 20430291A JP H0548073 A JPH0548073 A JP H0548073A
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- semiconductor device
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- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
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- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
- G02B6/43—Arrangements comprising a plurality of opto-electronic elements and associated optical interconnections
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
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- Led Devices (AREA)
- Led Device Packages (AREA)
- Semiconductor Lasers (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Abstract
(57)【要約】
【目的】チップ間の電気配線の抵抗、容量、インダクタ
ンスによる信号伝達遅延をなくしたマルチチップ方式の
半導体装置を提供すること。 【構成】Ｓｉ基板１上に、光導波路３、金属配線１４が
形成されている。ホトダイオード１２ａ、レーザーダイ
オード１２ｂと電子集積回路を同じチップ上に配置した
光電子集積回路チップ４がこのＳｉ基板１に貼り付けら
れ、かつ、チップ４は、ホトダイオード１２ａ、レーザ
ーダイオード１２ｂと光導波路３が光学的に接続するよ
うに、またＳｉ基板１上の金属配線１４とチップ上のボ
ンディングパッドが電気的に接続するように位置合わせ
されている。
ンスによる信号伝達遅延をなくしたマルチチップ方式の
半導体装置を提供すること。 【構成】Ｓｉ基板１上に、光導波路３、金属配線１４が
形成されている。ホトダイオード１２ａ、レーザーダイ
オード１２ｂと電子集積回路を同じチップ上に配置した
光電子集積回路チップ４がこのＳｉ基板１に貼り付けら
れ、かつ、チップ４は、ホトダイオード１２ａ、レーザ
ーダイオード１２ｂと光導波路３が光学的に接続するよ
うに、またＳｉ基板１上の金属配線１４とチップ上のボ
ンディングパッドが電気的に接続するように位置合わせ
されている。
Description
【０００１】
【産業上の利用分野】本発明は、大型計算機の中央演算
処理部（ＣＰＵ）等に用いられるマルチチップ方式の半
導体装置に関する。
処理部（ＣＰＵ）等に用いられるマルチチップ方式の半
導体装置に関する。
【０００２】
【従来の技術】従来の大型計算機のＣＰＵ等に用いられ
るマルチチップ方式の半導体装置については、例えば
「超高速バイポーラデバイス」（培風館、昭和６０年）
２４０頁に記載されており、図５に示すような構造であ
る。すなわち、金属配線１４が形成されたＳｉ基板１上
に、Ｓｉ集積回路チップ１９がはんだバンプを介して貼
り付けられた構造となっている。また、金属配線１４は
ボンディングワイヤ６によってリードフレーム７を有す
るＳｉＣ基板８と電気的に接続する。
るマルチチップ方式の半導体装置については、例えば
「超高速バイポーラデバイス」（培風館、昭和６０年）
２４０頁に記載されており、図５に示すような構造であ
る。すなわち、金属配線１４が形成されたＳｉ基板１上
に、Ｓｉ集積回路チップ１９がはんだバンプを介して貼
り付けられた構造となっている。また、金属配線１４は
ボンディングワイヤ６によってリードフレーム７を有す
るＳｉＣ基板８と電気的に接続する。
【０００３】
【発明が解決しようとする課題】上記従来技術における
半導体装置内のＳｉ集積回路チップ１９間の信号伝送は
金属配線１４によって行われている。システムの処理速
度を決める要因としては、Ｓｉ集積回路チップ自体の演
算速度のほかに、Ｓｉ集積回路チップ間配線の抵抗、容
量、インダクタンスによって信号伝達が遅れるいわゆる
配線遅延がある。システムの規模が大きくなってＳｉ集
積回路チップ数が多くなると配線の数、長さが増加する
ため、システム全体の遅延の中でこの配線遅延が占める
割合が増大するという問題があった。本発明の目的は、
配線遅延を減少させたマルチチップ方式の半導体装置を
提供することにある。
半導体装置内のＳｉ集積回路チップ１９間の信号伝送は
金属配線１４によって行われている。システムの処理速
度を決める要因としては、Ｓｉ集積回路チップ自体の演
算速度のほかに、Ｓｉ集積回路チップ間配線の抵抗、容
量、インダクタンスによって信号伝達が遅れるいわゆる
配線遅延がある。システムの規模が大きくなってＳｉ集
積回路チップ数が多くなると配線の数、長さが増加する
ため、システム全体の遅延の中でこの配線遅延が占める
割合が増大するという問題があった。本発明の目的は、
配線遅延を減少させたマルチチップ方式の半導体装置を
提供することにある。
【０００４】
【課題を解決するための手段】上記目的は、（１）電子
素子集積回路と光素子とが同一基板上に設けられた光電
子集積回路のチップの複数個が配置され、かつ光導波路
が設けられた支持基板を有し、該チップは、該光素子と
該光導波路とが光学的に接続する位置に配置されたこと
を特徴とする半導体装置、（２）上記１記載の半導体装
置において、上記支持基板の光導波路の上層又は下層
に、配線層を有することを特徴とする半導体装置、
（３）上記２記載の半導体装置において、上記配線層は
上記チップの電極と電気的に接続されることを特徴とす
る半導体装置、（４）上記１、２又は３記載の半導体装
置において、上記支持基板は、上記光導波路の複数の層
を有することを特徴とする半導体装置、（５）支持基板
上に、（ｉ）電子素子集積回路と光素子とが同一基板上
に設けられた光電子集積回路のチップの複数個、（ｉ
ｉ）所望のパターンの光導波路及び（ｉｉｉ）所望のパ
ターンの配線層が配置され、かつ、該チップの光素子と
該光導波路とが光学的に接続され、該チップの配線と該
配線層とは電気的に接続されることを特徴とする半導体
装置、（６）上記５記載の半導体装置において、上記支
持基板は、上記光導波路の複数の層を有することを特徴
とする半導体装置にとって達成される。
素子集積回路と光素子とが同一基板上に設けられた光電
子集積回路のチップの複数個が配置され、かつ光導波路
が設けられた支持基板を有し、該チップは、該光素子と
該光導波路とが光学的に接続する位置に配置されたこと
を特徴とする半導体装置、（２）上記１記載の半導体装
置において、上記支持基板の光導波路の上層又は下層
に、配線層を有することを特徴とする半導体装置、
（３）上記２記載の半導体装置において、上記配線層は
上記チップの電極と電気的に接続されることを特徴とす
る半導体装置、（４）上記１、２又は３記載の半導体装
置において、上記支持基板は、上記光導波路の複数の層
を有することを特徴とする半導体装置、（５）支持基板
上に、（ｉ）電子素子集積回路と光素子とが同一基板上
に設けられた光電子集積回路のチップの複数個、（ｉ
ｉ）所望のパターンの光導波路及び（ｉｉｉ）所望のパ
ターンの配線層が配置され、かつ、該チップの光素子と
該光導波路とが光学的に接続され、該チップの配線と該
配線層とは電気的に接続されることを特徴とする半導体
装置、（６）上記５記載の半導体装置において、上記支
持基板は、上記光導波路の複数の層を有することを特徴
とする半導体装置にとって達成される。
【０００５】
【作用】本発明は、電子素子が集積された半導体基板上
にレーザーダイオード、ホトダイオード等の光素子を配
置した光電子集積回路のチップを用い、チップ間の信号
伝送を電気配線で行なう代りに光信号を光導波路に通し
て行なうため、チップ間配線の抵抗、容量、インダクタ
ンスに起因する遅延がなくなる。また光信号を伝送する
光導波路は従来の電気配線と同様にフォトリソグラフィ
によってパターニングされるため製造歩留まり及び信頼
度に優れている。
にレーザーダイオード、ホトダイオード等の光素子を配
置した光電子集積回路のチップを用い、チップ間の信号
伝送を電気配線で行なう代りに光信号を光導波路に通し
て行なうため、チップ間配線の抵抗、容量、インダクタ
ンスに起因する遅延がなくなる。また光信号を伝送する
光導波路は従来の電気配線と同様にフォトリソグラフィ
によってパターニングされるため製造歩留まり及び信頼
度に優れている。
【０００６】
【実施例】実施例１ 本発明の第１の実施例の半導体装置を図１により説明す
る。図１（ａ）はこの半導体装置の全体図で、図１
（ｂ）はその断面図である。Ｓｉ基板１の表面に、Ｓｉ
Ｏ2膜１５、その上に金属配線１４が形成されており、
さらにその上に誘電体の窒化Ｓｉ（ＳｉＮ）膜の細線よ
りなる光導波路３がＳｉＯ2膜１６とＳｉＯ２膜２の間
に挾み込まれて設けられている。この光導波路３等の層
が除去された領域に、Ｓｉ集積回路と光素子が同一基板
上に形成された光電子集積回路のチップ４が貼り付けら
れ、光導波路３とチップ４上のホトダイオード１２ａ、
レーザーダイオード１２ｂとは光学的に接続するように
位置合わせされている。またチップ４上の電気配線は、
ボンディングパッド上に形成されたはんだバンプ１３を
介してＳｉ基板１上の金属配線１４と電気的に接続され
ている。
る。図１（ａ）はこの半導体装置の全体図で、図１
（ｂ）はその断面図である。Ｓｉ基板１の表面に、Ｓｉ
Ｏ2膜１５、その上に金属配線１４が形成されており、
さらにその上に誘電体の窒化Ｓｉ（ＳｉＮ）膜の細線よ
りなる光導波路３がＳｉＯ2膜１６とＳｉＯ２膜２の間
に挾み込まれて設けられている。この光導波路３等の層
が除去された領域に、Ｓｉ集積回路と光素子が同一基板
上に形成された光電子集積回路のチップ４が貼り付けら
れ、光導波路３とチップ４上のホトダイオード１２ａ、
レーザーダイオード１２ｂとは光学的に接続するように
位置合わせされている。またチップ４上の電気配線は、
ボンディングパッド上に形成されたはんだバンプ１３を
介してＳｉ基板１上の金属配線１４と電気的に接続され
ている。
【０００７】光導波路３はＳｉ基板１の端まで達してそ
こで光ファイバー５と結合し、その光ファイバー５はパ
ッケージのキャップ１１に設けられた孔を通ってパッケ
ージ外に出ている。Ｓｉ基板１上の金属配線１４はＳｉ
基板１に設けられたボンディングパッドまで達し、そこ
からボンディングワイヤ６によってリードフレーム７に
接続されている。なお、図において、８はＳｉＣ基板、
９はムライト枠、１０は放熱フィンである。
こで光ファイバー５と結合し、その光ファイバー５はパ
ッケージのキャップ１１に設けられた孔を通ってパッケ
ージ外に出ている。Ｓｉ基板１上の金属配線１４はＳｉ
基板１に設けられたボンディングパッドまで達し、そこ
からボンディングワイヤ６によってリードフレーム７に
接続されている。なお、図において、８はＳｉＣ基板、
９はムライト枠、１０は放熱フィンである。
【０００８】次に本実施例の半導体装置の動作を説明す
る。まず外部から光信号が光ファイバー５とそれに結合
した光導波路３を通ってパッケージ内のあるチップ４の
入力用のホトダイオード１２ａに送られ、そこで電気信
号に変換される。次にその信号はそのチップ内で演算処
理され、その結果が出力用のレーザーダイオード１２ｂ
に送られそこで再び光信号に変換される。さらにその光
信号は光導波路３を通って他のチップ４の入力用のホト
ダイオード１２ａに送られる。そのチップにおいてまた
演算処理が行なわれて、その結果が出力用のレーザーダ
イオード１２ｂと光導波路３を通ってさらに別のチップ
（図示せず）に送られる。最後にチップから出た光信号
は、光導波路３と接続した光ファイバー５を通ってパッ
ケージ外に出ていく。
る。まず外部から光信号が光ファイバー５とそれに結合
した光導波路３を通ってパッケージ内のあるチップ４の
入力用のホトダイオード１２ａに送られ、そこで電気信
号に変換される。次にその信号はそのチップ内で演算処
理され、その結果が出力用のレーザーダイオード１２ｂ
に送られそこで再び光信号に変換される。さらにその光
信号は光導波路３を通って他のチップ４の入力用のホト
ダイオード１２ａに送られる。そのチップにおいてまた
演算処理が行なわれて、その結果が出力用のレーザーダ
イオード１２ｂと光導波路３を通ってさらに別のチップ
（図示せず）に送られる。最後にチップから出た光信号
は、光導波路３と接続した光ファイバー５を通ってパッ
ケージ外に出ていく。
【０００９】次に本実施例の半導体装置の製造方法につ
いて、特にチップ４とＳｉ基板１上の光導波路３及び金
属配線１４との接続部分に関して、その部分の断面を拡
大した図２により説明する。本半導体装置のその他の部
分の製造方法は、従来の方法と基本的に同じである。ま
ずＳｉＯ２膜１５が形成されたＳｉ基板１上に金属膜を
蒸着法により堆積し、ホトリソグラフィとエッチングに
より金属配線１４を形成した後、プラズマ気相成長法に
よりＳｉＯ2膜１６を堆積する（図２（ｂ））。次に誘
電体の窒化Ｓｉ（ＳｉＮ）膜をプラズマ気相成長法によ
り堆積し、ホトリソグラフィとエッチングによりパター
ニングして光導波路３を形成する（図２（ｃ））。
いて、特にチップ４とＳｉ基板１上の光導波路３及び金
属配線１４との接続部分に関して、その部分の断面を拡
大した図２により説明する。本半導体装置のその他の部
分の製造方法は、従来の方法と基本的に同じである。ま
ずＳｉＯ２膜１５が形成されたＳｉ基板１上に金属膜を
蒸着法により堆積し、ホトリソグラフィとエッチングに
より金属配線１４を形成した後、プラズマ気相成長法に
よりＳｉＯ2膜１６を堆積する（図２（ｂ））。次に誘
電体の窒化Ｓｉ（ＳｉＮ）膜をプラズマ気相成長法によ
り堆積し、ホトリソグラフィとエッチングによりパター
ニングして光導波路３を形成する（図２（ｃ））。
【００１０】さらに、プラズマ気相成長法によりＳｉＯ
2膜２を堆積した後、チップ４が貼り付けられる部分の
ＳｉＯ2膜２をホトリソグラフィとエッチングにより選
択的に除去する。さらにボンディングパッドが形成され
ている部分のＳｉＯ2膜１６をホトリソグラフィとエッ
チングにより選択的に除去し、ボンディングパッド上に
通常の方法によりはんだバンプ１３を形成する（図２
（ｄ））。
2膜２を堆積した後、チップ４が貼り付けられる部分の
ＳｉＯ2膜２をホトリソグラフィとエッチングにより選
択的に除去する。さらにボンディングパッドが形成され
ている部分のＳｉＯ2膜１６をホトリソグラフィとエッ
チングにより選択的に除去し、ボンディングパッド上に
通常の方法によりはんだバンプ１３を形成する（図２
（ｄ））。
【００１１】最後に、表面にホトダイオード１２ａ、レ
ーザーダイオード１２ｂとはんだバンプ１３が形成され
たチップ４をＳｉ基板１上にバンプ同士の結合によって
取付ける。その場合、ホトダイオード１２ａ、レーザー
ダイオード１２ｂが光導波路３に光学的に接続するよう
に、またチップ４上のはんだバンプ１３がＳｉ基板１上
のはんだバンプ１３と電気的に接続するように位置合わ
せし固定する（図２（ｅ））。以下通常の方法によっ
て、（図２（ａ））に示した半導体装置が製造できた。
ーザーダイオード１２ｂとはんだバンプ１３が形成され
たチップ４をＳｉ基板１上にバンプ同士の結合によって
取付ける。その場合、ホトダイオード１２ａ、レーザー
ダイオード１２ｂが光導波路３に光学的に接続するよう
に、またチップ４上のはんだバンプ１３がＳｉ基板１上
のはんだバンプ１３と電気的に接続するように位置合わ
せし固定する（図２（ｅ））。以下通常の方法によっ
て、（図２（ａ））に示した半導体装置が製造できた。
【００１２】本半導体装置ではチップ間の信号のやりと
りが光導波路を通して光信号によって行なわれるため、
電気信号による場合の配線の抵抗、容量、インダクタン
スによる信号伝達遅延がなくなり、システムの演算処理
速度が向上するという効果がある。また光信号を伝送す
る光導波路は従来の電気配線と同様にフォトリソグラフ
ィによってパターニングされるため、電気配線と同等の
製造歩留まり及び信頼度が得られた。
りが光導波路を通して光信号によって行なわれるため、
電気信号による場合の配線の抵抗、容量、インダクタン
スによる信号伝達遅延がなくなり、システムの演算処理
速度が向上するという効果がある。また光信号を伝送す
る光導波路は従来の電気配線と同様にフォトリソグラフ
ィによってパターニングされるため、電気配線と同等の
製造歩留まり及び信頼度が得られた。
【００１３】実施例２ 次に本発明の第２の実施例の半導体装置及びその製造方
法を図３により説明する。図３は本実施例の半導体装置
の主要部分の断面図及びその製造工程を説明する断面図
である。図３（ａ）において、１はＳｉ基板、１８はＬ
ｉＮｂＯ3基板、３はＬｉＮｂＯ3基板に選択的にＴｉを
拡散することにより形成した光導波路である。１６はＳ
ｉＯ2膜、４はＳｉ集積回路とホトダイオード１２ａ、
レーザーダイオード１２ｂが同一基板上に形成されたチ
ップ、１４は金属配線である。本半導体装置においても
第１の実施例と同様、ホトダイオード１２ａ、レーザー
ダイオード１２ｂと光導波路３は光学的に接続してお
り、またチップ４上の電極パッドと金属配線１４は電気
的に接続している。
法を図３により説明する。図３は本実施例の半導体装置
の主要部分の断面図及びその製造工程を説明する断面図
である。図３（ａ）において、１はＳｉ基板、１８はＬ
ｉＮｂＯ3基板、３はＬｉＮｂＯ3基板に選択的にＴｉを
拡散することにより形成した光導波路である。１６はＳ
ｉＯ2膜、４はＳｉ集積回路とホトダイオード１２ａ、
レーザーダイオード１２ｂが同一基板上に形成されたチ
ップ、１４は金属配線である。本半導体装置においても
第１の実施例と同様、ホトダイオード１２ａ、レーザー
ダイオード１２ｂと光導波路３は光学的に接続してお
り、またチップ４上の電極パッドと金属配線１４は電気
的に接続している。
【００１４】次に本半導体装置の製造方法を説明する。
まずＬｉＮｂＯ3基板１８上にホトリソグラフィ及びＴ
ｉの熱拡散により光導波路３を形成する。すなわちＬｉ
ＮｂＯ3基板１８上にＳｉＯ2膜を形成し、ホトレジスト
パターンを用いてＳｉＯ2膜をエッチングしてパターン
とし、ホトレジストを除き、表面にＴｉを蒸着してさら
に熱拡散し、次にＳｉＯ2膜パターンとＴｉを除き、拡
散したＴｉにより光導波路３を形成する。次にＳｉ基板
１と、光導波路３が形成されたＬｉＮｂＯ3基板１８を
はんだを接着剤として貼り合わせる（図３（ｂ））。
まずＬｉＮｂＯ3基板１８上にホトリソグラフィ及びＴ
ｉの熱拡散により光導波路３を形成する。すなわちＬｉ
ＮｂＯ3基板１８上にＳｉＯ2膜を形成し、ホトレジスト
パターンを用いてＳｉＯ2膜をエッチングしてパターン
とし、ホトレジストを除き、表面にＴｉを蒸着してさら
に熱拡散し、次にＳｉＯ2膜パターンとＴｉを除き、拡
散したＴｉにより光導波路３を形成する。次にＳｉ基板
１と、光導波路３が形成されたＬｉＮｂＯ3基板１８を
はんだを接着剤として貼り合わせる（図３（ｂ））。
【００１５】次にホトリソグラフィとＳｉＯ2膜１６を
マスクにしたエッチングによりＬｉＮｂＯ3基板１８の
一部を選択的に除去した後、その凹部にはんだを接着材
料として、光電子集積回路のチップ４を、光素子１２と
光導波路３が光学的に接続するように位置合わせしてＳ
ｉ基板１に貼り付ける（図３（ｃ））。
マスクにしたエッチングによりＬｉＮｂＯ3基板１８の
一部を選択的に除去した後、その凹部にはんだを接着材
料として、光電子集積回路のチップ４を、光素子１２と
光導波路３が光学的に接続するように位置合わせしてＳ
ｉ基板１に貼り付ける（図３（ｃ））。
【００１６】次にチップ４とＬｉＮｂＯ3基板１８の隙
間に透明な樹脂であるポリイミドを埋め込んだ後金属膜
を蒸着法により堆積し、ホトリソグラフィとエッチング
によりチップ４上の電極パッドからＬｉＮｂＯ3基板１
８上に延びる金属配線１４を形成する（図３（ａ））。
本実施例の半導体装置の動作及び効果は本発明の第１の
実施例の半導体装置と基本的に同じであった。
間に透明な樹脂であるポリイミドを埋め込んだ後金属膜
を蒸着法により堆積し、ホトリソグラフィとエッチング
によりチップ４上の電極パッドからＬｉＮｂＯ3基板１
８上に延びる金属配線１４を形成する（図３（ａ））。
本実施例の半導体装置の動作及び効果は本発明の第１の
実施例の半導体装置と基本的に同じであった。
【００１７】実施例３ 次に、本発明の第３の実施例の半導体装置を図４を用い
て説明する。図４（ａ）はその主要部分の断面図、図４
（ｂ）はそのＡ部分の拡大斜視図である。本半導体装置
の構造及び動作は、本発明の第２の実施例の半導体装置
と基本的に同じであるが、光導波路３の構造が異なって
いる。すなわち、ＳｉＯ2膜２中にＳｉＮ膜よりなる光
導波路３が２層に形成されている。ただしホトダイオー
ド１２ａ、レーザーダイオード１２ｂと光学的に接続す
る部分の光導波路３の端面はホトダイオード１２ａ、レ
ーザーダイオード１２ｂと同じ高さに揃えられている。
て説明する。図４（ａ）はその主要部分の断面図、図４
（ｂ）はそのＡ部分の拡大斜視図である。本半導体装置
の構造及び動作は、本発明の第２の実施例の半導体装置
と基本的に同じであるが、光導波路３の構造が異なって
いる。すなわち、ＳｉＯ2膜２中にＳｉＮ膜よりなる光
導波路３が２層に形成されている。ただしホトダイオー
ド１２ａ、レーザーダイオード１２ｂと光学的に接続す
る部分の光導波路３の端面はホトダイオード１２ａ、レ
ーザーダイオード１２ｂと同じ高さに揃えられている。
【００１８】この２層の光導波路３も単層の場合と同様
にプラズマ気相成長による薄膜堆積とホトリソグラフィ
及びエッチングを用いたパターニングにより形成され
る。すなわち、まず、ＳｉＯ2膜２の一部を下層の光導
波路３の下の位置まで形成する。ついで下層の光導波路
３となるＳｉＮ膜のパターンを形成し、ＳｉＯ2膜２の
一部分を形成し、上層の光導波路３となるＳｉＮ膜のパ
ターンを形成し、さらに光導波路３の間にＳｉＯ2膜２
を設ける。本実施例の半導体装置によれば光導波路３が
２層構造であるため交差及び積層が可能となり、配線の
ための自由度が増加してより複雑なチップ間の接続が容
易にできるようになった。
にプラズマ気相成長による薄膜堆積とホトリソグラフィ
及びエッチングを用いたパターニングにより形成され
る。すなわち、まず、ＳｉＯ2膜２の一部を下層の光導
波路３の下の位置まで形成する。ついで下層の光導波路
３となるＳｉＮ膜のパターンを形成し、ＳｉＯ2膜２の
一部分を形成し、上層の光導波路３となるＳｉＮ膜のパ
ターンを形成し、さらに光導波路３の間にＳｉＯ2膜２
を設ける。本実施例の半導体装置によれば光導波路３が
２層構造であるため交差及び積層が可能となり、配線の
ための自由度が増加してより複雑なチップ間の接続が容
易にできるようになった。
【００１９】
【発明の効果】本発明によれば、マルチチップ方式の半
導体装置のチップ間の電気配線の抵抗、容量、インダク
タンスによる遅れがなくなるため、パッケージ内のシス
テムの演算処理速度が約５０パーセント向上した。また
光信号を伝送する光導波路は従来の電気配線と同様にフ
ォトリソグラフィによってパターニングされるため、電
気配線と同等の製造歩留まり及び信頼度が得られた。
導体装置のチップ間の電気配線の抵抗、容量、インダク
タンスによる遅れがなくなるため、パッケージ内のシス
テムの演算処理速度が約５０パーセント向上した。また
光信号を伝送する光導波路は従来の電気配線と同様にフ
ォトリソグラフィによってパターニングされるため、電
気配線と同等の製造歩留まり及び信頼度が得られた。
【図１】本発明の第１の実施例の半導体装置の全体図及
び縦断面図である。
び縦断面図である。
【図２】本発明の第１の実施例の半導体装置の主要部分
の縦断面図及びその製造方法を示す工程図である。
の縦断面図及びその製造方法を示す工程図である。
【図３】本発明の第２の実施例の半導体装置の主要部分
の縦断面図及びその製造方法を示す工程図である。
の縦断面図及びその製造方法を示す工程図である。
【図４】本発明の第３の実施例の半導体装置の主要部分
の縦断面図と部分拡大斜視図である。
の縦断面図と部分拡大斜視図である。
【図５】従来のマルチチップ方式の半導体装置の全体図
である。
である。
１ Ｓｉ基板 ２、１５、１６ ＳｉＯ2膜 ３ 光導波路 ４ チップ ５ 光ファイバー ６ ボンディングワイヤ ７ リードフレーム ８ ＳｉＣ基板 ９ ムライト枠 １０ 放熱フィン １１ キャップ １２ａ ホトダイオード １２ｂ レーザーダイオード １３ はんだバンプ １４ 金属配線 １７ ポリイミド １８ ＬｉＮｂＯ3基板 １９ Ｓｉ集積回路チップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/538 25/04 25/16 Ａ 7220−4Ｍ 25/18 27/14 31/12 Ｊ 7210−4Ｍ 33/00 Ｊ 8934−4Ｍ Ｈ０１Ｓ 3/18 9170−4Ｍ Ｈ０３Ｋ 3/42 Ａ 7328−5Ｊ 8223−4Ｍ Ｈ０１Ｌ 27/14 Ｚ
Claims (6)
- 【請求項１】電子素子集積回路と光素子とが同一基板上
に設けられた光電子集積回路のチップの複数個が配置さ
れ、かつ光導波路が設けられた支持基板を有し、該チッ
プは、該光素子と該光導波路とが光学的に接続する位置
に配置されたことを特徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置において、上記
支持基板の光導波路の上層又は下層に、配線層を有する
ことを特徴とする半導体装置。 - 【請求項３】請求項２記載の半導体装置において、上記
配線層は上記チップの電極と電気的に接続されることを
特徴とする半導体装置。 - 【請求項４】請求項１、２又は３記載の半導体装置にお
いて、上記支持基板は、上記光導波路の複数の層を有す
ることを特徴とする半導体装置。 - 【請求項５】支持基板上に、（１）電子素子集積回路と
光素子とが同一基板上に設けられた光電子集積回路のチ
ップの複数個、（２）所望のパターンの光導波路及び
（３）所望のパターンの配線層が配置され、かつ、該チ
ップの光素子と該光導波路とが光学的に接続され、該チ
ップの配線と該配線層とは電気的に接続されることを特
徴とする半導体装置。 - 【請求項６】請求項５記載の半導体装置において、上記
支持基板は、上記光導波路の複数の層を有することを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20430291A JPH0548073A (ja) | 1991-08-14 | 1991-08-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20430291A JPH0548073A (ja) | 1991-08-14 | 1991-08-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548073A true JPH0548073A (ja) | 1993-02-26 |
Family
ID=16488234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20430291A Pending JPH0548073A (ja) | 1991-08-14 | 1991-08-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548073A (ja) |
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| US9720171B2 (en) | 2012-06-19 | 2017-08-01 | Sumitomo Bakelite Co., Ltd. | Optical waveguide, optical interconnection component, optical module, opto-electric hybrid board, and electronic device |
-
1991
- 1991-08-14 JP JP20430291A patent/JPH0548073A/ja active Pending
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