JPH0120519B2 - - Google Patents
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- JPH0120519B2 JPH0120519B2 JP58106938A JP10693883A JPH0120519B2 JP H0120519 B2 JPH0120519 B2 JP H0120519B2 JP 58106938 A JP58106938 A JP 58106938A JP 10693883 A JP10693883 A JP 10693883A JP H0120519 B2 JPH0120519 B2 JP H0120519B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- memory
- address
- output
- Prior art date
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- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明はメモリ装置に関し、特に読み出し専
用メモリ装置のアクセス時間を短縮したメモリ装
置に関するものである。
用メモリ装置のアクセス時間を短縮したメモリ装
置に関するものである。
第１図は従来の読み出し専用メモリ装置を示す
ブロツク図である。同図において、１は第２図ａ
に示すアドレス入力信号が入力するアドレス入力
回路、２はこのアドレス入力回路１の出力をデコ
ードし、選択されたメモリアドレス信号を出力す
るアドレスデコード回路、３はこのメモリアドレ
ス信号に対応するデータを格納しているメモリア
レイ、４はこのメモリアレイ３中の選択されたメ
モリの状態を判定し、第２図ｂに示す入力信号に
対し、第２図ｃに示すアクセス時間Ｅをもつた出
力信号を出力するセンス回路であり、その詳細な
回路を第３図に示す。５はこのセンス回路４の判
定データを入力し、それに対応するデータを出力
するデータ出力回路である。なお、第２図ｂに示
すVTHは前記センス回路４のしきい電圧である。
また、第３図に示すセンス回路４において、６は
Ｎチヤネルのメモリトランジスタ６ａからなるメ
モリ素子、７はＰチヤネルのプルアツプ用トラン
ジスタ、８はＰチヤネルのトランジスタ、９はＮ
チヤネルのトランジスタ、１０は出力端子であ
る。なお、前記トランジスタ８および９によりセ
ンスインバータを構成する。このCMOSのセン
スインバータの入出力特性を第５図に示す。
ブロツク図である。同図において、１は第２図ａ
に示すアドレス入力信号が入力するアドレス入力
回路、２はこのアドレス入力回路１の出力をデコ
ードし、選択されたメモリアドレス信号を出力す
るアドレスデコード回路、３はこのメモリアドレ
ス信号に対応するデータを格納しているメモリア
レイ、４はこのメモリアレイ３中の選択されたメ
モリの状態を判定し、第２図ｂに示す入力信号に
対し、第２図ｃに示すアクセス時間Ｅをもつた出
力信号を出力するセンス回路であり、その詳細な
回路を第３図に示す。５はこのセンス回路４の判
定データを入力し、それに対応するデータを出力
するデータ出力回路である。なお、第２図ｂに示
すVTHは前記センス回路４のしきい電圧である。
また、第３図に示すセンス回路４において、６は
Ｎチヤネルのメモリトランジスタ６ａからなるメ
モリ素子、７はＰチヤネルのプルアツプ用トラン
ジスタ、８はＰチヤネルのトランジスタ、９はＮ
チヤネルのトランジスタ、１０は出力端子であ
る。なお、前記トランジスタ８および９によりセ
ンスインバータを構成する。このCMOSのセン
スインバータの入出力特性を第５図に示す。
次に、上記構成による読み出し専用メモリ装置
の動作について説明する。まず、外部から与えら
れた第２図ａに示すアドレス信号はアドレス入力
回路１により、内部に取り込まれる。したがつ
て、アドレス入力回路１はこのアドレス信号に対
応したデコード入力信号を出力する。そして、こ
のデコード入力信号はアドレスデコード回路２に
入力される。したがつて、このアドレスデコード
回路２はこのデコード入力信号に対応したデコー
ド出力信号をメモリアレイ３に出力する。このた
め、このデコード出力信号に対応したメモリアレ
イ３の特定のメモリが選択される。そして、選択
されたメモリの状態が「１」であるか、「０」で
あるかをセンス回路４で判定し、その判定結果に
よりそれに対応するデータ信号（第２図ｃ参照）
をデータ出力回路５に出力する。したがつて、こ
のデータ出力回路５はその入力データに対応する
データを出力する。このように、外部から与えら
れたアドレス信号がアドレス入力回路１に入力す
ることにより、特定のデータをデータ出力回路５
から出力することができる。次に、第３図に示す
センス回路４の動作について第４図および第５図
を参照して説明する。まず、メモリ素子６のメモ
リトランジスタ６ａが有るか、無いかにより、１
ビツトのデータを保持している。すなわち、アド
レス入力信号が「１」となり、メモリ素子６があ
る場合にはプルアツプ用トランジスタ７を通し
て、このメモリトランジスタ６ａに電流が流れ
る。この場合の動作点を第４図におけるＱ点で示
すことができる。したがつて、このＱ点における
メモリトランジスタ６ａに流れる電流IMおよびプ
ルアツプ用トランジスタ７に流れる電流IPLはそ
れぞれ下記(1)式および(2)式で示すことができる。
の動作について説明する。まず、外部から与えら
れた第２図ａに示すアドレス信号はアドレス入力
回路１により、内部に取り込まれる。したがつ
て、アドレス入力回路１はこのアドレス信号に対
応したデコード入力信号を出力する。そして、こ
のデコード入力信号はアドレスデコード回路２に
入力される。したがつて、このアドレスデコード
回路２はこのデコード入力信号に対応したデコー
ド出力信号をメモリアレイ３に出力する。このた
め、このデコード出力信号に対応したメモリアレ
イ３の特定のメモリが選択される。そして、選択
されたメモリの状態が「１」であるか、「０」で
あるかをセンス回路４で判定し、その判定結果に
よりそれに対応するデータ信号（第２図ｃ参照）
をデータ出力回路５に出力する。したがつて、こ
のデータ出力回路５はその入力データに対応する
データを出力する。このように、外部から与えら
れたアドレス信号がアドレス入力回路１に入力す
ることにより、特定のデータをデータ出力回路５
から出力することができる。次に、第３図に示す
センス回路４の動作について第４図および第５図
を参照して説明する。まず、メモリ素子６のメモ
リトランジスタ６ａが有るか、無いかにより、１
ビツトのデータを保持している。すなわち、アド
レス入力信号が「１」となり、メモリ素子６があ
る場合にはプルアツプ用トランジスタ７を通し
て、このメモリトランジスタ６ａに電流が流れ
る。この場合の動作点を第４図におけるＱ点で示
すことができる。したがつて、このＱ点における
メモリトランジスタ６ａに流れる電流IMおよびプ
ルアツプ用トランジスタ７に流れる電流IPLはそ
れぞれ下記(1)式および(2)式で示すことができる。
IM＝βM｛（VG−VTHM）VDSM−VDSM 2／２｝ (1)
IPL＝βPL／２（VG−VTHPL）2 (2)
ここで、IM＝IPLであるから、VTHM＝VTHPLとし、
βM＝10βPLと仮定すれば 10βPL（Ｗ×−Y2／２）＝βPL／２W2 ただし、 Ｗ＝VG−VTHM，Ｙ＝VDSM，Ｙ＜Ｗ Ｙ≒0.05Wとなる。よつて、VG＝5V，VTHM＝
1VとすればＹ＝0.2Vとなる。すなわち、VDSM＝
0.2であり、第３図のＦ点のレベルは0.2Vという
ことになる。一方、アドレス入力が「０」か
「１」であり、メモリ素子６がない場合にはプル
アツプ用トランジスタ７には電流が流れず、第４
図のＲ点が動作点となる。この場合、第３図のＦ
点のレベルは＋Ｖとなる。このようにして、アド
レス入力が「１」の場合には、メモリ素子が有す
るか無いかで、Ｆ点のレベルは0.2Vから＋Ｖま
で変化することになる。ここで、しきい電圧V*
は(3)式で求められる。
βM＝10βPLと仮定すれば 10βPL（Ｗ×−Y2／２）＝βPL／２W2 ただし、 Ｗ＝VG−VTHM，Ｙ＝VDSM，Ｙ＜Ｗ Ｙ≒0.05Wとなる。よつて、VG＝5V，VTHM＝
1VとすればＹ＝0.2Vとなる。すなわち、VDSM＝
0.2であり、第３図のＦ点のレベルは0.2Vという
ことになる。一方、アドレス入力が「０」か
「１」であり、メモリ素子６がない場合にはプル
アツプ用トランジスタ７には電流が流れず、第４
図のＲ点が動作点となる。この場合、第３図のＦ
点のレベルは＋Ｖとなる。このようにして、アド
レス入力が「１」の場合には、メモリ素子が有す
るか無いかで、Ｆ点のレベルは0.2Vから＋Ｖま
で変化することになる。ここで、しきい電圧V*
は(3)式で求められる。
ここで、βP＝βN，VTP＝VTNとすればV*＝0.5
（第５図参照）となり、電源電圧の1/2がセンイ電
圧となる。このため、第３図のＦ点のレベルが
0.2Vから＋Ｖ（電源電圧）まで変化すれば出力端
子１０は＋Ｖ（電源電圧）から0Vまで変化するこ
とになり、メモリ素子の有り無しで、それに対応
する電圧をセンス回路の出力端子１０に得ること
ができる。
（第５図参照）となり、電源電圧の1/2がセンイ電
圧となる。このため、第３図のＦ点のレベルが
0.2Vから＋Ｖ（電源電圧）まで変化すれば出力端
子１０は＋Ｖ（電源電圧）から0Vまで変化するこ
とになり、メモリ素子の有り無しで、それに対応
する電圧をセンス回路の出力端子１０に得ること
ができる。
しかしながら、従来のメモリ装置ではセンス回
路４で選択されたメモリの状態が「１」か、「０」
かを判定する場合、第２図ｂに示すように一定の
しきい電圧VTHにより判定するため、外部から与
えられたアドレス信号に対して、より早く特定の
データを出力する時間、すなわちアクセス時間Ｅ
（第２図ｃ参照）を短かくするには限界がある欠
点があつた。
路４で選択されたメモリの状態が「１」か、「０」
かを判定する場合、第２図ｂに示すように一定の
しきい電圧VTHにより判定するため、外部から与
えられたアドレス信号に対して、より早く特定の
データを出力する時間、すなわちアクセス時間Ｅ
（第２図ｃ参照）を短かくするには限界がある欠
点があつた。
したがつて、この発明の目的はセンス回路のし
きい電圧を入力信号によつて変化させ、アクセス
時間を短かくすることができるメモリ装置を提供
するものである。
きい電圧を入力信号によつて変化させ、アクセス
時間を短かくすることができるメモリ装置を提供
するものである。
このような目的を達成するため、この発明は前
記メモリアレイ中の選択されたメモリの状態を記
憶するラツチ回路と、このラツチ回路の出力信号
により制御され、しきい値が変化するセンス回路
とを備えるものであり、以下実施例を用いて詳細
に説明する。
記メモリアレイ中の選択されたメモリの状態を記
憶するラツチ回路と、このラツチ回路の出力信号
により制御され、しきい値が変化するセンス回路
とを備えるものであり、以下実施例を用いて詳細
に説明する。
第６図はこの発明に係るメモリ装置の一実施例
を示すブロツク図である。同図において、１１は
その詳細な回路を第７図に示すセンス回路、１２
はこのセンス回路１１の判定データを一時記憶す
るラツチ回路であり、このラツチ回路１２により
センス回路１１のしきい電圧VTHを変化させるも
のである。
を示すブロツク図である。同図において、１１は
その詳細な回路を第７図に示すセンス回路、１２
はこのセンス回路１１の判定データを一時記憶す
るラツチ回路であり、このラツチ回路１２により
センス回路１１のしきい電圧VTHを変化させるも
のである。
なお、第７図に示すセンス回路１１において、
１３はＮチヤネルのトランジスタ１４およびＰチ
ヤネルのトランジスタ１５からなる第１トランス
フアゲート、１６はＮチヤネルのトランジスタ１
７およびＰチヤネルのトランジスタ１８からなる
第２トランスフアゲート、１９ａ〜１９ｃはＰチ
ヤネルのトランジスタ、２０ａ〜２０ｃはＮチヤ
ネルのトランジスタ、２１はＤ形フリツプフロツ
プである。
１３はＮチヤネルのトランジスタ１４およびＰチ
ヤネルのトランジスタ１５からなる第１トランス
フアゲート、１６はＮチヤネルのトランジスタ１
７およびＰチヤネルのトランジスタ１８からなる
第２トランスフアゲート、１９ａ〜１９ｃはＰチ
ヤネルのトランジスタ、２０ａ〜２０ｃはＮチヤ
ネルのトランジスタ、２１はＤ形フリツプフロツ
プである。
次に上記構成によるメモリ装置の動作について
説明する。まず、外部から与えられたアドレス信
号はアドレス入力回路１により内部にとりこまれ
る。したがつて、アドレス入力回路１はアドレス
信号に対応したデコード入力信号を出力する。そ
して、このデコード入力信号はアドレスデコード
回路２に入力される。このため、このアドレスデ
コード回路２はデコード入力信号に対応したデコ
ード出力信号を出力する。そして、このデコード
出力信号に対応したメモリアレイ３の内の特定の
メモリが選択される。次に、選択されたメモリの
状態が「１」であるか、「０」であるかをセンス
回路１１で判定する。この判定に際しては判定レ
ベルがラツチ回路１２の内容により変化するよう
になつている。その判定結果により、データ出力
回路５はその入力データに対応するデータを出力
する。したがつて、アドレス入力回路１に外部よ
り与えられるアドレス信号により、特定のデータ
をデータ出力回路５から出力することができる。
説明する。まず、外部から与えられたアドレス信
号はアドレス入力回路１により内部にとりこまれ
る。したがつて、アドレス入力回路１はアドレス
信号に対応したデコード入力信号を出力する。そ
して、このデコード入力信号はアドレスデコード
回路２に入力される。このため、このアドレスデ
コード回路２はデコード入力信号に対応したデコ
ード出力信号を出力する。そして、このデコード
出力信号に対応したメモリアレイ３の内の特定の
メモリが選択される。次に、選択されたメモリの
状態が「１」であるか、「０」であるかをセンス
回路１１で判定する。この判定に際しては判定レ
ベルがラツチ回路１２の内容により変化するよう
になつている。その判定結果により、データ出力
回路５はその入力データに対応するデータを出力
する。したがつて、アドレス入力回路１に外部よ
り与えられるアドレス信号により、特定のデータ
をデータ出力回路５から出力することができる。
次に、第７図に示すセンス回路１１の動作につ
いて、第８図、第９図、第１０図ａ〜第１０図ｃ
を参照して説明する。まず、メモリ素子６がある
か、ないかによつて、１ビツトのデータを保持し
ている。すなわち、アドレス入力信号が「１」と
なり、メモリ素子６がある場合、プルアツプ用ト
ランジスタ７を通して、メモリトランジスタ６ａ
に電流が流れる。このため、Ｆ点のレベルは
0.2Vが得られる。一方、アドレス入力が「０」
か、「１」であり、メモリ素子６がない場合には
プルアツプ用トランジスタ７には電流が流れず、
Ｆ点のレベルには＋Ｖが得られる。いま、Ｄ形フ
リツプフロツプ２１のＱ端子が「１」、端子が
「０」のときには第１トランスフアゲート１３は
オフとなり、第２トランスフアゲート１６はオン
となる。また、トランジスタ１９ｃはオンとな
り、トランジスタ２０ｃはオフとなるので、トラ
ンジスタ１９ｂのゲートは＋Ｖになるため、この
トランジスタ１９ｂはオフとなる。また、トラン
ジスタ２０ｂのゲートは第２トランスフアゲート
１６を通してＦ点に接続されるため、第８図に示
すインバータを構成する。いま、トランジスタ１
９ａのβをβP1、トランジスタ２０ａのβをβN1、
トランジスタ２０ｂのβをβN2とし、βP1＝βN1，
βN2＝3βN1，VTP＝VTNとすれば前記(3)式のしきい
電圧V*は(4)式で示すことができる。
いて、第８図、第９図、第１０図ａ〜第１０図ｃ
を参照して説明する。まず、メモリ素子６がある
か、ないかによつて、１ビツトのデータを保持し
ている。すなわち、アドレス入力信号が「１」と
なり、メモリ素子６がある場合、プルアツプ用ト
ランジスタ７を通して、メモリトランジスタ６ａ
に電流が流れる。このため、Ｆ点のレベルは
0.2Vが得られる。一方、アドレス入力が「０」
か、「１」であり、メモリ素子６がない場合には
プルアツプ用トランジスタ７には電流が流れず、
Ｆ点のレベルには＋Ｖが得られる。いま、Ｄ形フ
リツプフロツプ２１のＱ端子が「１」、端子が
「０」のときには第１トランスフアゲート１３は
オフとなり、第２トランスフアゲート１６はオン
となる。また、トランジスタ１９ｃはオンとな
り、トランジスタ２０ｃはオフとなるので、トラ
ンジスタ１９ｂのゲートは＋Ｖになるため、この
トランジスタ１９ｂはオフとなる。また、トラン
ジスタ２０ｂのゲートは第２トランスフアゲート
１６を通してＦ点に接続されるため、第８図に示
すインバータを構成する。いま、トランジスタ１
９ａのβをβP1、トランジスタ２０ａのβをβN1、
トランジスタ２０ｂのβをβN2とし、βP1＝βN1，
βN2＝3βN1，VTP＝VTNとすれば前記(3)式のしきい
電圧V*は(4)式で示すことができる。
ここで、VTP＝1V，VDD＝5Vとすればしきい電
圧V*＝0.4となる。このことは、第３図に示すセ
ンス回路４のしきい電圧V*＝0.5よりもセンイ電
圧が降下することになる。
圧V*＝0.4となる。このことは、第３図に示すセ
ンス回路４のしきい電圧V*＝0.5よりもセンイ電
圧が降下することになる。
次に、Ｄ形フリツプフロツプ２１のＱ端子が
「０」，端子が「１」のときには第１トランスフ
アゲート１３はオンとなり、第２トランスフアゲ
ート１６はオフとなる。また、トランジスタ１９
ｃはオフ、トランジスタ２０ｃはオンになるの
で、トランジスタ１９ｂのゲートは第１トランス
フアゲート１３を通して、Ｆ点に接続され、トラ
ンジスタ２０ｂのゲートはGNDとなるので、こ
のトランジスタ２０ｂはオフとなる。この結果、
第９図に示すインバータが構成される。いま、ト
ランジスタ１９ａのβをβP1とし、トランジスタ
１９ｂのβをβP2とし、トランジスタ２０ａのβ
をβN1とし、βP1＝βN1，βP2＝3βP1，VTP＝VTNとす
れば前記(3)式のしきい電圧V*は(5)式で示すこと
ができる。
「０」，端子が「１」のときには第１トランスフ
アゲート１３はオンとなり、第２トランスフアゲ
ート１６はオフとなる。また、トランジスタ１９
ｃはオフ、トランジスタ２０ｃはオンになるの
で、トランジスタ１９ｂのゲートは第１トランス
フアゲート１３を通して、Ｆ点に接続され、トラ
ンジスタ２０ｂのゲートはGNDとなるので、こ
のトランジスタ２０ｂはオフとなる。この結果、
第９図に示すインバータが構成される。いま、ト
ランジスタ１９ａのβをβP1とし、トランジスタ
１９ｂのβをβP2とし、トランジスタ２０ａのβ
をβN1とし、βP1＝βN1，βP2＝3βP1，VTP＝VTNとす
れば前記(3)式のしきい電圧V*は(5)式で示すこと
ができる。
ここで、VTP＝1V，VDD＝5Vとすればしきい電
圧V*＝0.6となる。このことは、第３図に示すセ
ンス回路４のしきい電圧V*＝0.5よりもセンイ電
圧が上昇することになる。
圧V*＝0.6となる。このことは、第３図に示すセ
ンス回路４のしきい電圧V*＝0.5よりもセンイ電
圧が上昇することになる。
次に、Ｄ形フリツプフロツプ２１の働きはクロ
ツクの立下りにより、出力端子１０の出力信号を
ラツチする。したがつて、出力端子１０が「０」
のとき、クロツクの立下りでラツチがかかり、Ｄ
形フリツプフロツプ２１が動作し、Ｑ端子が
「０」になり、端子が「１」になる。また、出
力端子１０が「１」のとき、クロツクに立下がり
でラツチがかかり、Ｄ形フリツプフロツプ２１が
動作し、Ｑ端子が「１」になり、端子が「０」
になる。すなわち、Ｆ点が0.2Vであるとき、出
力端子１０は＋Ｖ（ロジツク的には「１」）とな
る。このデータをクロツクでラツチすると、Ｑ端
子は「１」となり、端子は「０」となるので、
センス用インバータは第８図の構成で示すことが
できる。このインバータのセンイ電圧はV*＝0.4
となる。したがつて、アドレスが変化して、次に
Ｆ点が0.2Vから＋Ｖに変化したとき、第３図に
示すセンス回路４のしきい電圧V*＝0.5であるが
第７図に示すセンス回路４のしきい電圧V*＝0.4
であるから、Ｆ点が0.2Vから上昇して、しきい
電圧V*に達する時間が短かくて済む。次に、Ｆ
点が＋Ｖであるとき、出力端子１０はGND（ロジ
ツク的には「０」）となる。したがつて、Ｄ形フ
リツプフロツプ２１によつて、この出力データを
クロツクによつてラツチすると、Ｑ端子は「０」
になり、端子は「１」となるので、センス用イ
ンバータは第９図の構成で示すことができる。こ
のインバータのセンイ電圧はV*＝0.6となる。し
たがつて、アドレスが変化して、次にＦ点が＋Ｖ
から0.2Vに変化したとき、第３図に示すセンス
回路４のしきい電圧V*＝0.5Vであるが、第７図
に示すセンス回路１１のしきい電圧V*＝0.6とな
るので、Ｆ点が＋Ｖから降下してV*に達する時
間が短かくて済む。すなわち、第１０図ａに示す
ように、Ｆ点の変化に対して、第７図に示す出力
端子１０の出力信号は第１０図ｃに示すタイミン
グで出力されるが、従来の第３図に示す出力端子
１０の出力信号は第１０図ｂに示すタイミングで
出力される。したがつて、第１０図ｃに示すよう
に、出力信号はT1だけ早くすることができる。
ツクの立下りにより、出力端子１０の出力信号を
ラツチする。したがつて、出力端子１０が「０」
のとき、クロツクの立下りでラツチがかかり、Ｄ
形フリツプフロツプ２１が動作し、Ｑ端子が
「０」になり、端子が「１」になる。また、出
力端子１０が「１」のとき、クロツクに立下がり
でラツチがかかり、Ｄ形フリツプフロツプ２１が
動作し、Ｑ端子が「１」になり、端子が「０」
になる。すなわち、Ｆ点が0.2Vであるとき、出
力端子１０は＋Ｖ（ロジツク的には「１」）とな
る。このデータをクロツクでラツチすると、Ｑ端
子は「１」となり、端子は「０」となるので、
センス用インバータは第８図の構成で示すことが
できる。このインバータのセンイ電圧はV*＝0.4
となる。したがつて、アドレスが変化して、次に
Ｆ点が0.2Vから＋Ｖに変化したとき、第３図に
示すセンス回路４のしきい電圧V*＝0.5であるが
第７図に示すセンス回路４のしきい電圧V*＝0.4
であるから、Ｆ点が0.2Vから上昇して、しきい
電圧V*に達する時間が短かくて済む。次に、Ｆ
点が＋Ｖであるとき、出力端子１０はGND（ロジ
ツク的には「０」）となる。したがつて、Ｄ形フ
リツプフロツプ２１によつて、この出力データを
クロツクによつてラツチすると、Ｑ端子は「０」
になり、端子は「１」となるので、センス用イ
ンバータは第９図の構成で示すことができる。こ
のインバータのセンイ電圧はV*＝0.6となる。し
たがつて、アドレスが変化して、次にＦ点が＋Ｖ
から0.2Vに変化したとき、第３図に示すセンス
回路４のしきい電圧V*＝0.5Vであるが、第７図
に示すセンス回路１１のしきい電圧V*＝0.6とな
るので、Ｆ点が＋Ｖから降下してV*に達する時
間が短かくて済む。すなわち、第１０図ａに示す
ように、Ｆ点の変化に対して、第７図に示す出力
端子１０の出力信号は第１０図ｃに示すタイミン
グで出力されるが、従来の第３図に示す出力端子
１０の出力信号は第１０図ｂに示すタイミングで
出力される。したがつて、第１０図ｃに示すよう
に、出力信号はT1だけ早くすることができる。
なお、Ｄ形フリツプフロツプ２１のクロツク信
号としてはアドレスが変化した場合に発生する信
号を用いてもよく、またアドレス設定後に与えら
れるチツプセレクト信号などを用いてもよいこと
はもちろんである。
号としてはアドレスが変化した場合に発生する信
号を用いてもよく、またアドレス設定後に与えら
れるチツプセレクト信号などを用いてもよいこと
はもちろんである。
上述の実施例では相補形MOSトランジスタで
構成したが、ＮチヤネルMOSトランジスタある
いはＰチヤネルMOSトランジスタのみで構成し
てもよいことはもちろんである。また、しきい電
圧を変化させる回路も上述の回路に限定されない
ことはもちろんである。
構成したが、ＮチヤネルMOSトランジスタある
いはＰチヤネルMOSトランジスタのみで構成し
てもよいことはもちろんである。また、しきい電
圧を変化させる回路も上述の回路に限定されない
ことはもちろんである。
以上詳細に説明したように、この発明に係るメ
モリ装置によれば出力信号によりセンス回路のし
きい電圧を変化させることにより、アクセスタイ
ムを速くすることができる効果がある。
モリ装置によれば出力信号によりセンス回路のし
きい電圧を変化させることにより、アクセスタイ
ムを速くすることができる効果がある。
第１図は従来の読み出し専用メモリ装置を示す
ブロツク図、第２図ａ〜第２図ｃは第１図の各部
の波形を示す図、第３図は第１図のセンス回路を
示す詳細な回路図、第４図は第３図のセンス回路
の入力電圧・電流特性を示す図、第５図はセンス
用インバータのしきい電圧を示す入出力特性図、
第６図はこの発明に係るメモリ装置の一実施例を
示すブロツク図、第７図は第６図のセンス回路の
詳細な回路図、第８図および第９図は第７図の動
作を説明するための回路図、第１０図ａ〜第１０
図ｃは第３図のセンス回路の動作と第７図のセン
ス回路の動作を説明するためのタイミング図であ
る。 １……アドレス入力回路、２……アドレスデコ
ード回路、３……メモリアレイ、４……センス回
路、５……データ出力回路、６……メモリ素子、
６ａ……メモリトランジスタ、７……プルアツプ
用トランジスタ、８および９……トランジスタ、
１０……出力端子、１１……センス回路、１２…
…ラツチ回路、１３……第１トランスフアゲー
ト、１４および１５……トランジスタ、１６……
第２トランスフアゲート、１７および１８……ト
ランジスタ、１９ａ〜１９ｃ……トランジスタ、
２０ａ〜２０ｃ……トランジスタ、２１……Ｄ形
フリツプフロツプ。なお、図中、同一符号は同一
または相当部分を示す。
ブロツク図、第２図ａ〜第２図ｃは第１図の各部
の波形を示す図、第３図は第１図のセンス回路を
示す詳細な回路図、第４図は第３図のセンス回路
の入力電圧・電流特性を示す図、第５図はセンス
用インバータのしきい電圧を示す入出力特性図、
第６図はこの発明に係るメモリ装置の一実施例を
示すブロツク図、第７図は第６図のセンス回路の
詳細な回路図、第８図および第９図は第７図の動
作を説明するための回路図、第１０図ａ〜第１０
図ｃは第３図のセンス回路の動作と第７図のセン
ス回路の動作を説明するためのタイミング図であ
る。 １……アドレス入力回路、２……アドレスデコ
ード回路、３……メモリアレイ、４……センス回
路、５……データ出力回路、６……メモリ素子、
６ａ……メモリトランジスタ、７……プルアツプ
用トランジスタ、８および９……トランジスタ、
１０……出力端子、１１……センス回路、１２…
…ラツチ回路、１３……第１トランスフアゲー
ト、１４および１５……トランジスタ、１６……
第２トランスフアゲート、１７および１８……ト
ランジスタ、１９ａ〜１９ｃ……トランジスタ、
２０ａ〜２０ｃ……トランジスタ、２１……Ｄ形
フリツプフロツプ。なお、図中、同一符号は同一
または相当部分を示す。
Claims (1)
- １ アドレス入力回路、アドレスデコード回路、
メモリアレイ、センス回路およびデータ出力回路
を備えたメモリ装置において、前記メモリアレイ
中の選択されたメモリの状態を記憶するフリツプ
フロツプ型のラツチ回路を備え、前記センス回路
は前記ラツチ回路の出力信号によりそのしきい値
電圧が制御されることを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106938A JPS59231795A (ja) | 1983-06-13 | 1983-06-13 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106938A JPS59231795A (ja) | 1983-06-13 | 1983-06-13 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59231795A JPS59231795A (ja) | 1984-12-26 |
| JPH0120519B2 true JPH0120519B2 (ja) | 1989-04-17 |
Family
ID=14446325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58106938A Granted JPS59231795A (ja) | 1983-06-13 | 1983-06-13 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231795A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2695410B2 (ja) * | 1986-10-22 | 1997-12-24 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPH0778490A (ja) * | 1993-09-08 | 1995-03-20 | Nec Corp | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914832B2 (ja) * | 1977-12-07 | 1984-04-06 | 株式会社東芝 | 電圧センス回路 |
| JPS5916353B2 (ja) * | 1980-09-22 | 1984-04-14 | 日本電信電話株式会社 | センスアンプ回路 |
-
1983
- 1983-06-13 JP JP58106938A patent/JPS59231795A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59231795A (ja) | 1984-12-26 |
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