JPH0548420A - 出力回路 - Google Patents
出力回路Info
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- JPH0548420A JPH0548420A JP3199183A JP19918391A JPH0548420A JP H0548420 A JPH0548420 A JP H0548420A JP 3199183 A JP3199183 A JP 3199183A JP 19918391 A JP19918391 A JP 19918391A JP H0548420 A JPH0548420 A JP H0548420A
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- transistor
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- transistors
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Abstract
(57)【要約】
【目的】本発明は出力回路の動作速度の低下を防止しな
がら貫通電流の発生を防止することを目的とする。 【構成】高電位側電源Ｖccと低電位側電源Ｇとの間で第
一段から第四段のＮチャネルＭＯＳトランジスタＴr1〜
Ｔr4を直列に接続し、第四段と第一段のトランジスタＴ
r4，Ｔr1のゲートには相補入力信号ＩＮ，バーＩＮを入
力し、第二段のトランジスタＴr2のゲートには第一段の
トランジスタＴr1と同相の入力信号バーＩＮを遅延させ
て入力し、第三段のトランジスタＴr3のゲートには第四
段のトランジスタＴr4と同相の入力信号ＩＮを遅延させ
て入力し、第二段のトランジスタＴr2のソースから出力
信号Ｄout を出力するように構成する。
がら貫通電流の発生を防止することを目的とする。 【構成】高電位側電源Ｖccと低電位側電源Ｇとの間で第
一段から第四段のＮチャネルＭＯＳトランジスタＴr1〜
Ｔr4を直列に接続し、第四段と第一段のトランジスタＴ
r4，Ｔr1のゲートには相補入力信号ＩＮ，バーＩＮを入
力し、第二段のトランジスタＴr2のゲートには第一段の
トランジスタＴr1と同相の入力信号バーＩＮを遅延させ
て入力し、第三段のトランジスタＴr3のゲートには第四
段のトランジスタＴr4と同相の入力信号ＩＮを遅延させ
て入力し、第二段のトランジスタＴr2のソースから出力
信号Ｄout を出力するように構成する。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路で２値
論理信号を出力するために使用される出力回路に関する
ものである。
論理信号を出力するために使用される出力回路に関する
ものである。
【０００２】半導体集積回路では２値論理信号を出力す
るための出力回路が使用されているが、近年の半導体集
積回路の高速化及び低消費電力化にともなって出力回路
の消費電力の低減及び動作の高速化が要請されている。
るための出力回路が使用されているが、近年の半導体集
積回路の高速化及び低消費電力化にともなって出力回路
の消費電力の低減及び動作の高速化が要請されている。
【０００３】
【従来の技術】従来の出力回路の一例を図４に従って説
明すると、高電位側電源Ｖccと低電位側電源であるグラ
ンドＧとの間には２段のＮチャネルＭＯＳトランジスタ
Ｔr1，Ｔr2が出力トランジスタとして直列に接続され、
各トランジスタＴr1，Ｔr2のゲートに相補入力信号Ｉ
Ｎ，バーＩＮを入力してトランジスタＴr1，Ｔr2のいず
れか一方をオンさせることにより両トランジスタＴr1，
Ｔr2間に接続された出力端子Ｔout からＨレベルあるい
はＬレベルの出力信号Ｄout が出力される。
明すると、高電位側電源Ｖccと低電位側電源であるグラ
ンドＧとの間には２段のＮチャネルＭＯＳトランジスタ
Ｔr1，Ｔr2が出力トランジスタとして直列に接続され、
各トランジスタＴr1，Ｔr2のゲートに相補入力信号Ｉ
Ｎ，バーＩＮを入力してトランジスタＴr1，Ｔr2のいず
れか一方をオンさせることにより両トランジスタＴr1，
Ｔr2間に接続された出力端子Ｔout からＨレベルあるい
はＬレベルの出力信号Ｄout が出力される。
【０００４】このような出力回路においては、入力信号
ＩＮ，バーＩＮの切り換わり時に両トランジスタＴr1，
Ｔr2が瞬間的に同時にオン状態となって電源Ｖccからグ
ランドＧに貫通電流が流れることがあり、このような貫
通電流が流れると消費電力が増大するとともに電源ノイ
ズが発生する原因となる。
ＩＮ，バーＩＮの切り換わり時に両トランジスタＴr1，
Ｔr2が瞬間的に同時にオン状態となって電源Ｖccからグ
ランドＧに貫通電流が流れることがあり、このような貫
通電流が流れると消費電力が増大するとともに電源ノイ
ズが発生する原因となる。
【０００５】そこで、各入力信号ＩＮ，バーＩＮを図４
に示すように互いに他方の出力信号を入力信号として入
力したＮＡＮＤ回路１ａ，１ｂとその前後にそれぞれ接
続したインバータ回路２とを介して各トランジスタＴr
1，Ｔr2に入力すると、各ＮＡＮＤ回路１ａ，１ｂは一
方の入力信号がＬレベルの場合には他方の入力信号に関
わらずＨレベルの信号を出力し、一方の入力信号がＨレ
ベルの場合には他方の入力信号がＨレベルであるかＬレ
ベルであるかによって出力信号がＨレベルとなるかＬレ
ベルとなるかが決定されるため、図４に示す出力回路で
は入力信号ＩＮ，バーＩＮの切り換わり時には一方のト
ランジスタがオフされた後に他方のトランジスタがオン
される。従って、電源ＶccからグランドＧに流れる貫通
電流を防止することができる。なお、各インバータ回路
２は入力信号ＩＮ，バーＩＮに基づいて各トランジスタ
Ｔr1，Ｔr2を安定して駆動するバッファ回路として動作
する。
に示すように互いに他方の出力信号を入力信号として入
力したＮＡＮＤ回路１ａ，１ｂとその前後にそれぞれ接
続したインバータ回路２とを介して各トランジスタＴr
1，Ｔr2に入力すると、各ＮＡＮＤ回路１ａ，１ｂは一
方の入力信号がＬレベルの場合には他方の入力信号に関
わらずＨレベルの信号を出力し、一方の入力信号がＨレ
ベルの場合には他方の入力信号がＨレベルであるかＬレ
ベルであるかによって出力信号がＨレベルとなるかＬレ
ベルとなるかが決定されるため、図４に示す出力回路で
は入力信号ＩＮ，バーＩＮの切り換わり時には一方のト
ランジスタがオフされた後に他方のトランジスタがオン
される。従って、電源ＶccからグランドＧに流れる貫通
電流を防止することができる。なお、各インバータ回路
２は入力信号ＩＮ，バーＩＮに基づいて各トランジスタ
Ｔr1，Ｔr2を安定して駆動するバッファ回路として動作
する。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
な構成の出力回路ではＮＡＮＤ回路１ａ，１ｂはその前
後に挿入したインバータ回路２の２段分の動作時間を要
するため、結果として図４に示す出力回路では各入力信
号ＩＮ，バーＩＮを各トランジスタＴr1，Ｔr2のゲート
に入力して同トランジスタＴr1，Ｔr2を駆動するために
はインバータ回路２の４段分の動作時間を要するため、
動作速度を低下させる要因となっている。
な構成の出力回路ではＮＡＮＤ回路１ａ，１ｂはその前
後に挿入したインバータ回路２の２段分の動作時間を要
するため、結果として図４に示す出力回路では各入力信
号ＩＮ，バーＩＮを各トランジスタＴr1，Ｔr2のゲート
に入力して同トランジスタＴr1，Ｔr2を駆動するために
はインバータ回路２の４段分の動作時間を要するため、
動作速度を低下させる要因となっている。
【０００７】この発明の目的は、動作速度の低下を防止
しながら出力トランジスタの貫通電流を防止し得る出力
回路を提供することにある。
しながら出力トランジスタの貫通電流を防止し得る出力
回路を提供することにある。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、高電位側電源Ｖccと低電位側電源
Ｇとの間で第一段から第四段のＮチャネルＭＯＳトラン
ジスタＴr1〜Ｔr4を直列に接続し、第四段と第一段のト
ランジスタＴr4，Ｔr1のゲートには相補入力信号ＩＮ，
バーＩＮを入力し、第二段のトランジスタＴr2のゲート
には第一段のトランジスタＴr1と同相の入力信号バーＩ
Ｎを遅延させて入力し、第三段のトランジスタＴr3のゲ
ートには第四段のトランジスタＴr4と同相の入力信号Ｉ
Ｎを遅延させて入力し、第二段のトランジスタＴr2のソ
ースから出力信号Ｄout を出力するようにしている。
図である。すなわち、高電位側電源Ｖccと低電位側電源
Ｇとの間で第一段から第四段のＮチャネルＭＯＳトラン
ジスタＴr1〜Ｔr4を直列に接続し、第四段と第一段のト
ランジスタＴr4，Ｔr1のゲートには相補入力信号ＩＮ，
バーＩＮを入力し、第二段のトランジスタＴr2のゲート
には第一段のトランジスタＴr1と同相の入力信号バーＩ
Ｎを遅延させて入力し、第三段のトランジスタＴr3のゲ
ートには第四段のトランジスタＴr4と同相の入力信号Ｉ
Ｎを遅延させて入力し、第二段のトランジスタＴr2のソ
ースから出力信号Ｄout を出力するようにしている。
【０００９】また、図２に示すように高電位側電源Ｖcc
と低電位側電源Ｇとの間で第一段から第四段のＮチャネ
ルＭＯＳトランジスタＴr1〜Ｔr4を直列に接続し、第四
段と第一段のトランジスタＴr4，Ｔr1のゲートには相補
入力信号ＩＮ，バーＩＮを入力し、第二段のトランジス
タＴr2のゲートには第四段のトランジスタＴr4の入力信
号ＩＮを奇数段のインバータ回路２ａ，２ｂ，２ｃを介
して入力し、第三段のトランジスタＴr3のゲートには第
一段のトランジスタＴr1の入力信号バーＩＮを奇数段の
インバータ回路２ｄ，２ｅ，２ｆを介して入力し、第二
段のトランジスタＴr2のソースから出力信号Ｄout を出
力するようにしている。
と低電位側電源Ｇとの間で第一段から第四段のＮチャネ
ルＭＯＳトランジスタＴr1〜Ｔr4を直列に接続し、第四
段と第一段のトランジスタＴr4，Ｔr1のゲートには相補
入力信号ＩＮ，バーＩＮを入力し、第二段のトランジス
タＴr2のゲートには第四段のトランジスタＴr4の入力信
号ＩＮを奇数段のインバータ回路２ａ，２ｂ，２ｃを介
して入力し、第三段のトランジスタＴr3のゲートには第
一段のトランジスタＴr1の入力信号バーＩＮを奇数段の
インバータ回路２ｄ，２ｅ，２ｆを介して入力し、第二
段のトランジスタＴr2のソースから出力信号Ｄout を出
力するようにしている。
【００１０】また、図４に示すように高電位側電源Ｖcc
と低電位側電源Ｇとの間で第一段のＰチャネルＭＯＳト
ランジスタＴr1と第二段及び第三段のＮチャネルＭＯＳ
トランジスタＴr2, Ｔr3と第四段のＰチャネルＭＯＳト
ランジスタＴr4とを直列に接続し、第一段と第四段のト
ランジスタＴr1，Ｔr4のゲートには相補入力信号ＩＮ，
バーＩＮを入力し、第二段のトランジスタＴr2のゲート
には第一段のトランジスタＴr1と逆相の入力信号バーＩ
Ｎを遅延させて入力し、第三段のトランジスタＴr3のゲ
ートには第四段のトランジスタＴr4と逆相の入力信号Ｉ
Ｎを遅延させて入力し、第二段のトランジスタＴr2のソ
ースから出力信号Ｄout を出力するようにしている。
と低電位側電源Ｇとの間で第一段のＰチャネルＭＯＳト
ランジスタＴr1と第二段及び第三段のＮチャネルＭＯＳ
トランジスタＴr2, Ｔr3と第四段のＰチャネルＭＯＳト
ランジスタＴr4とを直列に接続し、第一段と第四段のト
ランジスタＴr1，Ｔr4のゲートには相補入力信号ＩＮ，
バーＩＮを入力し、第二段のトランジスタＴr2のゲート
には第一段のトランジスタＴr1と逆相の入力信号バーＩ
Ｎを遅延させて入力し、第三段のトランジスタＴr3のゲ
ートには第四段のトランジスタＴr4と逆相の入力信号Ｉ
Ｎを遅延させて入力し、第二段のトランジスタＴr2のソ
ースから出力信号Ｄout を出力するようにしている。
【００１１】
【作用】入力信号ＩＮ，バーＩＮが切り換わる時には、
第一段のトランジスタＴr1がオフされた後に第三段及び
第四段のトランジスタＴr3，Ｔr4がともにオンされる状
態となり、あるいは第四段のトランジスタＴr4がオフさ
れた後に第一段及び第二段のトランジスタＴr1，Ｔr2が
ともにオンされる状態となる。
第一段のトランジスタＴr1がオフされた後に第三段及び
第四段のトランジスタＴr3，Ｔr4がともにオンされる状
態となり、あるいは第四段のトランジスタＴr4がオフさ
れた後に第一段及び第二段のトランジスタＴr1，Ｔr2が
ともにオンされる状態となる。
【００１２】
【実施例】以下、この発明を具体化した一実施例を図２
及び図３に従って説明する。なお、前記従来例と同一構
成部分は同一番号を付してその説明を省略する。
及び図３に従って説明する。なお、前記従来例と同一構
成部分は同一番号を付してその説明を省略する。
【００１３】図２に示すように、出力トランジスタは４
段のＮチャネルＭＯＳトランジスタＴr1〜Ｔr4が電源Ｖ
ccとグランドＧとの間で直列に接続され、第二段のトラ
ンジスタＴr2と第三段のトランジスタＴr3の間に接続さ
れた出力端子Ｔout から出力信号Ｄout が出力される。
段のＮチャネルＭＯＳトランジスタＴr1〜Ｔr4が電源Ｖ
ccとグランドＧとの間で直列に接続され、第二段のトラ
ンジスタＴr2と第三段のトランジスタＴr3の間に接続さ
れた出力端子Ｔout から出力信号Ｄout が出力される。
【００１４】入力信号ＩＮは第四段のトランジスタＴr4
のゲートに直接入力され、第二段のトランジスタＴr2の
ゲートに三段のインバータ回路２ａ，２ｂ，２ｃを介し
て入力されている。入力信号バーＩＮは第一段のトラン
ジスタＴr1のゲートに直接入力されるとともに、第三段
のトランジスタＴr3のゲートに三段のインバータ回路２
ｄ，２ｅ，２ｆを介して入力されている。
のゲートに直接入力され、第二段のトランジスタＴr2の
ゲートに三段のインバータ回路２ａ，２ｂ，２ｃを介し
て入力されている。入力信号バーＩＮは第一段のトラン
ジスタＴr1のゲートに直接入力されるとともに、第三段
のトランジスタＴr3のゲートに三段のインバータ回路２
ｄ，２ｅ，２ｆを介して入力されている。
【００１５】さて、このように構成された出力回路では
例えば入力信号ＩＮがＬレベル、入力信号バーＩＮがＨ
レベルであると、第一段及び第二段のトランジスタＴr
1，Ｔr2がオンされるとともに第三段及び第四段のトラ
ンジスタＴr3，Ｔr4がオフされて出力信号Ｄout はＨレ
ベルとなる。
例えば入力信号ＩＮがＬレベル、入力信号バーＩＮがＨ
レベルであると、第一段及び第二段のトランジスタＴr
1，Ｔr2がオンされるとともに第三段及び第四段のトラ
ンジスタＴr3，Ｔr4がオフされて出力信号Ｄout はＨレ
ベルとなる。
【００１６】この状態から図３に示すように入力信号Ｉ
ＮがＨレベルに立ち上がり、入力信号バーＩＮがＬレベ
ルに立ち下がると、まずトランジスタＴr1がオフされる
とともにトランジスタＴr4がオンされ、次いで三段のイ
ンバータ回路の動作時間だけ遅れてトランジスタＴr2が
オフされるとともにトランジスタＴr3がオンされる。従
って、出力信号Ｄout はトランジスタＴr1がオフされた
時点ではトランジスタＴr3もオフされているのでＨレベ
ルからやや下がってハイインピーダンス状態となり、ト
ランジスタＴr3のオン動作にともなってＬレベルに引き
下げられる。そして、トランジスタＴr3のオン動作に先
立ってトランジスタＴr1がオフされているので、電源Ｖ
ccからグランドＧへの貫通電流の発生は確実に防止され
る。
ＮがＨレベルに立ち上がり、入力信号バーＩＮがＬレベ
ルに立ち下がると、まずトランジスタＴr1がオフされる
とともにトランジスタＴr4がオンされ、次いで三段のイ
ンバータ回路の動作時間だけ遅れてトランジスタＴr2が
オフされるとともにトランジスタＴr3がオンされる。従
って、出力信号Ｄout はトランジスタＴr1がオフされた
時点ではトランジスタＴr3もオフされているのでＨレベ
ルからやや下がってハイインピーダンス状態となり、ト
ランジスタＴr3のオン動作にともなってＬレベルに引き
下げられる。そして、トランジスタＴr3のオン動作に先
立ってトランジスタＴr1がオフされているので、電源Ｖ
ccからグランドＧへの貫通電流の発生は確実に防止され
る。
【００１７】一方、入力信号ＩＮがＨレベルからＬレベ
ルに立ち下がり、入力信号バーＩＮがＬレベルからＨレ
ベルに立ち上がる場合には前記とは逆に動作して第四段
のトランジスタＴr4がオフされた後に第一段及び第二段
のトランジスタＴr1，Ｔr2がともにオン状態となるた
め、貫通電流の発生が防止される。
ルに立ち下がり、入力信号バーＩＮがＬレベルからＨレ
ベルに立ち上がる場合には前記とは逆に動作して第四段
のトランジスタＴr4がオフされた後に第一段及び第二段
のトランジスタＴr1，Ｔr2がともにオン状態となるた
め、貫通電流の発生が防止される。
【００１８】以上のようにこの出力回路では、トランジ
スタＴr1，Ｔr2のオン動作に先立ってトランジスタＴr4
がオフされ、トランジスタＴr3，Ｔr4のオン動作に先立
ってトランジスタＴr1がオフされる。従って、電源Ｖcc
からグランドＧへの貫通電流は確実に防止され、入力信
号ＩＮ，バーＩＮで各トランジスタＴr1〜Ｔr4を駆動す
るにはインバータ回路３段分の動作時間を要するだけで
あるので、前記従来例に比して動作速度を向上させるこ
とができる。
スタＴr1，Ｔr2のオン動作に先立ってトランジスタＴr4
がオフされ、トランジスタＴr3，Ｔr4のオン動作に先立
ってトランジスタＴr1がオフされる。従って、電源Ｖcc
からグランドＧへの貫通電流は確実に防止され、入力信
号ＩＮ，バーＩＮで各トランジスタＴr1〜Ｔr4を駆動す
るにはインバータ回路３段分の動作時間を要するだけで
あるので、前記従来例に比して動作速度を向上させるこ
とができる。
【００１９】また、前記実施例ではトランジスタＴr2，
Ｔr3のオン動作をトランジスタＴr1，Ｔr4のオフ動作に
比して確実に遅延させるために、入力信号ＩＮ，バーＩ
Ｎを３段のインバータ回路を介してトランジスタＴr2，
Ｔr3に入力したが、図２に破線で示すように入力信号Ｉ
Ｎ，バーＩＮを１段のインバータ回路を介してトランジ
スタＴr2，Ｔr3に入力してもよい。
Ｔr3のオン動作をトランジスタＴr1，Ｔr4のオフ動作に
比して確実に遅延させるために、入力信号ＩＮ，バーＩ
Ｎを３段のインバータ回路を介してトランジスタＴr2，
Ｔr3に入力したが、図２に破線で示すように入力信号Ｉ
Ｎ，バーＩＮを１段のインバータ回路を介してトランジ
スタＴr2，Ｔr3に入力してもよい。
【００２０】また、図４に示すようにトランジスタＴr
1，Ｔr4をＰチャネルＭＯＳトランジスタで構成し、ト
ランジスタＴr1のゲートには入力信号ＩＮを入力し、ト
ランジスタＴr4のゲートには入力信号バーＩＮを入力す
るように構成しても前記実施例と同様な効果をＬレベル
ことができる。
1，Ｔr4をＰチャネルＭＯＳトランジスタで構成し、ト
ランジスタＴr1のゲートには入力信号ＩＮを入力し、ト
ランジスタＴr4のゲートには入力信号バーＩＮを入力す
るように構成しても前記実施例と同様な効果をＬレベル
ことができる。
【００２１】
【発明の効果】以上詳述したように、この発明は出力回
路の動作速度の低下を防止しながら貫通電流の発生を防
止することができる優れた効果を発揮する。
路の動作速度の低下を防止しながら貫通電流の発生を防
止することができる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す回路図である。
【図３】一実施例の動作を示す波形図である。
【図４】別の実施例を示す回路図である。
【図５】従来例を示す回路図である。
Ｔr1 第一段のトランジスタ Ｔr2 第二段のトランジスタ Ｔr3 第三段のトランジスタ Ｔr4 第四段のトランジスタ Ｖcc 高電位側電源 Ｇ 低電位側電源 ＩＮ，バーＩＮ 入力信号 Ｄout 出力信号
Claims (3)
- 【請求項１】 高電位側電源（Ｖcc）と低電位側電源
（Ｇ）との間で第一段から第四段のＮチャネルＭＯＳト
ランジスタ（Ｔr1〜Ｔr4）を直列に接続し、第四段と第
一段のトランジスタ（Ｔr4，Ｔr1）のゲートには相補入
力信号（ＩＮ，バーＩＮ）を入力し、第二段のトランジ
スタ（Ｔr2）のゲートには第一段のトランジスタ（Ｔr
1）と同相の入力信号（バーＩＮ）を遅延させて入力
し、第三段のトランジスタ（Ｔr3）のゲートには第四段
のトランジスタ（Ｔr4）と同相の入力信号（ＩＮ）を遅
延させて入力し、第二段のトランジスタ（Ｔr2）のソー
スから出力信号（Ｄout ）を出力することを特徴とする
出力回路。 - 【請求項２】 高電位側電源（Ｖcc）と低電位側電源
（Ｇ）との間で第一段から第四段のＮチャネルＭＯＳト
ランジスタ（Ｔr1〜Ｔr4）を直列に接続し、第四段と第
一段のトランジスタ（Ｔr4，Ｔr1）のゲートには相補入
力信号（ＩＮ，バーＩＮ）を入力し、第二段のトランジ
スタ（Ｔr2）のゲートには第四段のトランジスタ（Ｔr
4）の入力信号（ＩＮ）を奇数段のインバータ回路（２
ａ，２ｂ，２ｃ）を介して入力し、第三段のトランジス
タ（Ｔr3）のゲートには第一段のトランジスタ（Ｔr1）
の入力信号（バーＩＮ）を奇数段のインバータ回路（２
ｄ，２ｅ，２ｆ）を介して入力し、第二段のトランジス
タ（Ｔr2）のソースから出力信号（Ｄout）を出力する
ことを特徴とする出力回路。 - 【請求項３】 高電位側電源（Ｖcc）と低電位側電源
（Ｇ）との間で第一段のＰチャネルＭＯＳトランジスタ
（Ｔr1）と第二段及び第三段のＮチャネルＭＯＳトラン
ジスタ（Ｔr2, Ｔr3）と第四段のＰチャネルＭＯＳトラ
ンジスタ（Ｔr4）とを直列に接続し、第一段と第四段の
トランジスタ（Ｔr1，Ｔr4）のゲートには相補入力信号
（ＩＮ，バーＩＮ）を入力し、第二段のトランジスタ
（Ｔr2）のゲートには第一段のトランジスタ（Ｔr1）と
逆相の入力信号（バーＩＮ）を遅延させて入力し、第三
段のトランジスタ（Ｔr3）のゲートには第四段のトラン
ジスタ（Ｔr4）と逆相の入力信号（ＩＮ）を遅延させて
入力し、第二段のトランジスタ（Ｔr2）のソースから出
力信号（Ｄout ）を出力することを特徴とする出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3199183A JPH0548420A (ja) | 1991-08-08 | 1991-08-08 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3199183A JPH0548420A (ja) | 1991-08-08 | 1991-08-08 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548420A true JPH0548420A (ja) | 1993-02-26 |
Family
ID=16403522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3199183A Withdrawn JPH0548420A (ja) | 1991-08-08 | 1991-08-08 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548420A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008111192A1 (ja) * | 2007-03-14 | 2008-09-18 | Fujitsu Microelectronics Limited | 出力回路 |
| JP2014212524A (ja) * | 2002-12-25 | 2014-11-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-08-08 JP JP3199183A patent/JPH0548420A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014212524A (ja) * | 2002-12-25 | 2014-11-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9190425B2 (en) | 2002-12-25 | 2015-11-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US9640135B2 (en) | 2002-12-25 | 2017-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US9881582B2 (en) | 2002-12-25 | 2018-01-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US10121448B2 (en) | 2002-12-25 | 2018-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
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