JPH06311006A

JPH06311006A - 出力回路

Info

Publication number: JPH06311006A
Application number: JP5101539A
Authority: JP
Inventors: Takahiro Yamamoto; 恭弘山本
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1993-04-27
Filing date: 1993-04-27
Publication date: 1994-11-04

Abstract

(57)【要約】【目的】本発明は出力信号及び電源でのノイズの発生を
防止して、動作速度を向上させ得る出力回路を提供する
ことを目的とする。【構成】高電位側電源ＶDDと低電位側電源Ｖssとの間
に、ＰチャネルＭＯＳトランジスタＴr8とＮチャネルＭ
ＯＳトランジスタＴr7とが直列に接続され、各トランジ
スタＴr8，Ｔr7のゲートに入力信号ＩＮｄ，ＩＮｃが入
力される。両トランジスタＴr8，Ｔr7の接続点が出力端
子Ｔo に接続され、トランジスタＴr8，Ｔr7の少なくと
も一方がオフされて出力信号ＯＵＴが出力される。Ｎチ
ャネルＭＯＳトランジスタＴr7が高電位側とされるとと
もに、ＰチャネルＭＯＳトランジスタＴr8が低電位側と
されて両トランジスタＴr7，Ｔr8が直列に接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路の出力
回路に関するものである。近年の半導体集積回路ではそ
の動作の高速化が益々要請されているため、その動作の
高速化を妨げるノイズの発生を防止する必要がある。そ
こで、半導体集積回路の出力回路においてもその動作に
基づくノイズの発生を防止する必要がある。

【０００２】

【従来の技術】従来のＣＭＯＳ構成の出力バッファ回路
では、図１０に示すようにＰチャネルＭＯＳトランジス
タＴr1と、ＮチャネルＭＯＳトランジスタＴr2とが、電
源ＶDDと電源Ｖssとの間で直列に接続される。

【０００３】前記トランジスタＴr1のゲートには入力信
号ＩＮ１が入力され、前記トランジスタＴr2のゲートに
は入力信号ＩＮ２が入力され、両トランジスタＴr1，Ｔ
r2のドレインから出力信号ＯＵＴが出力される。

【０００４】前記トランジスタＴr1は入力信号ＩＮ１が
Ｈレベルとなるとオフされ、Ｌレベルとなるとオンされ
る。また、前記トランジスタＴr2は入力信号ＩＮ２がＨ
レベルとなるとオンされ、Ｌレベルとなるとオフされ
る。

【０００５】従って、入力信号ＩＮ１，ＩＮ２がＬレベ
ルとなると、出力信号ＯＵＴはＨレベルとなり、入力信
号ＩＮ１，ＩＮ２がＨレベルとなると、出力信号ＯＵＴ
はＬレベルとなる。

【０００６】また、入力信号ＩＮ１がＨレベル、入力信
号ＩＮ２がＬレベルとなると、出力信号ＯＵＴは不定と
なる。ＮＭＯＳ構成の出力バッファ回路では、図１０に
示すようにＮチャネルＭＯＳトランジスタＴr3，Ｔr4
が、電源ＶDDと電源Ｖssとの間で直列に接続される。

【０００７】前記トランジスタＴr3のゲートには入力信
号ＩＮ３が入力され、前記トランジスタＴr4のゲートに
は入力信号ＩＮ４が入力され、トランジスタＴr3のソー
スとトランジスタＴr4のドレインとの接続点から出力信
号ＯＵＴが出力される。

【０００８】前記トランジスタＴr3，Ｔr4は入力信号Ｉ
Ｎ３，ＩＮ４がＨレベルとなるとオンされ、Ｌレベルと
なるとオフされる。従って、入力信号ＩＮ３がＨレベ
ル、入力信号ＩＮ４がＬレベルとなると、出力信号ＯＵ
ＴはＨレベルとなり、入力信号ＩＮ３がＬレベル、入力
信号ＩＮ４がＨレベルとなると、出力信号ＯＵＴはＬレ
ベルとなる。

【０００９】また、入力信号ＩＮ３がともにＬレベルと
なると、両トランジスタＴr3，Ｔr4はともにオフされ
て、出力信号ＯＵＴは不定となる。

【００１０】

【発明が解決しようとする課題】前記ＣＭＯＳ構成の出
力回路では、出力信号ＯＵＴの立ち上がり速度及び立ち
下がり速度を向上させるためには、トランジスタＴr1，
Ｔr2のサイズを大きくする必要がある。

【００１１】ところが、前記トランジスタＴr1，Ｔr2の
サイズを大きくすると、出力信号ＯＵＴがＨレベルに近
づくにつれて、トランジスタＴr1の出力インピーダンス
が低下し、出力信号ＯＵＴがＬレベルに近づくにつれ
て、トランジスタＴr2の出力インピーダンスが低下す
る。

【００１２】すなわち、ＭＯＳトランジスタの特性とし
て、ゲート電位が一定であるとき、図５に破線で示すよ
うにドレイン−ソース間電圧ＶDSが一定レベル以上であ
れば、出力インピーダンスが大きいため、ドレイン−ソ
ース間電圧ＶDSが増大してもドレイン電流ＩD の変化は
少ない。

【００１３】一方、ドレイン−ソース間電圧ＶDSが一定
レベル以下の範囲では、ドレイン−ソース間電圧ＶDSの
変動にともなって、ドレイン電流ＩD は大きく変動す
る。すなわち、この領域では出力インピーダンスが小さ
くなっている。

【００１４】従って、図１０に示すＣＭＯＳ構成の出力
回路では、出力信号ＯＵＴがＬレベルからＨレベルに立
ち上がるとき、あるいは出力信号ＯＵＴがＨレベルから
Ｌレベルに立ち上がるときに、出力端子に接続される負
荷回路との間で出力インピーダンスと入力インピーダン
スとの整合がとれなくなる。

【００１５】この結果、図１２に実線で示すように出力
信号ＯＵＴにインピーダンスの不整合による反射波が生
じ、この反射波によるノイズが動作速度を低下させると
いう問題点がある。

【００１６】また、前記ＮＭＯＳ構成の出力回路でも、
電源Ｖss側のトランジスタＴr4については同様に反射波
が生じ、この反射波によるノイズが動作速度を低下させ
るという問題点がある。

【００１７】また、トランジスタのサイズを大きくする
と、複数の出力回路の出力信号ＯＵＴが同時に切り換わ
る時に、電源ＶDDから電源Ｖssに流れる貫通電流が増大
して、電源ノイズの原因となる。そこで、各出力回路の
入力信号の位相をずらすことにより、貫通電流のピーク
値を抑制すると、電源ノイズの発生を抑制することがで
きるが、出力信号が遅延することにより動作速度が低下
する。

【００１８】また、前記出力回路の出力端子に抵抗を接
続すると、出力インピーダンスの変動を抑制することは
できるが、出力電流の変化によって出力電位が変動する
とともに、負荷駆動能力も低下するため動作速度が低下
する。

【００１９】このような不具合を解消するために、前記
出力回路を構成するトランジスタのサイズを小さくする
と、各トランジスタに流れるドレイン電流が小さくなっ
て、出力インピーダンスの変動を小さくすることが可能
となる。

【００２０】従って、図１２に破線で示すように出力信
号ＯＵＴに生ずるノイズを低減することができる。しか
し、負荷駆動能力が低下することにより、出力信号ＯＵ
Ｔの立ち上がり速度及び立ち下がり速度が低下するとい
う問題点がある。

【００２１】この発明の目的は、出力信号及び電源での
ノイズの発生を防止して、動作速度を向上させ得る出力
回路を提供することにある。

【００２２】

【課題を解決するための手段】図１は請求項１の発明の
原理説明図である。すなわち、高電位側電源ＶDDと低電
位側電源Ｖssとの間に、ＰチャネルＭＯＳトランジスタ
Ｔr8とＮチャネルＭＯＳトランジスタＴr7とが直列に接
続され、前記各トランジスタＴr8，Ｔr7のゲートに入力
信号ＩＮｄ，ＩＮｃが入力され、前記両トランジスタＴ
r8，Ｔr7の接続点が出力端子Ｔo に接続され、前記トラ
ンジスタＴr8，Ｔr7の少なくとも一方がオフされて出力
信号ＯＵＴが出力される。

【００２３】前記ＮチャネルＭＯＳトランジスタＴr7が
高電位側とされるとともに、前記ＰチャネルＭＯＳトラ
ンジスタＴr8が低電位側とされて両トランジスタＴr7，
Ｔr8が直列に接続される。

【００２４】また、請求項２の発明では、図２に示すよ
うに高電位側電源ＶDDと低電位側電源Ｖssとの間に、Ｐ
チャネルＭＯＳトランジスタＴr8とＮチャネルＭＯＳト
ランジスタＴr7とが直列に接続され、前記両トランジス
タＴr8，Ｔr7のゲートに入力信号ＩＮｄ，ＩＮｃが入力
され、前記両トランジスタＴr8，Ｔr7の接続点が出力端
子Ｔo に接続され、前記トランジスタＴr8，Ｔr7の少な
くとも一方がオフされて出力信号ＯＵＴが出力される。

【００２５】前記ＮチャネルＭＯＳトランジスタＴr7が
高電位側とされるとともに、前記ＰチャネルＭＯＳトラ
ンジスタＴr8が低電位側とされて両トランジスタＴr7，
Ｔr8が直列に接続され、ＰチャネルＭＯＳトランジスタ
Ｔr5と、ＮチャネルＭＯＳトランジスタＴr6とが高電位
側電源ＶDDと低電位側電源Ｖssとの間で前記Ｐチャネル
ＭＯＳトランジスタＴr5を高電位側として直列に接続さ
れ、前記各トランジスタＴr5，Ｔr6のゲートに前記入力
信号ＩＮｃ，ＩＮｄとは逆相の入力信号ＩＮａ，ＩＮｂ
が入力され、前記両トランジスタＴr5，Ｔr6のドレイン
が抵抗Ｒを介して前記出力端子Ｔo に接続される。

【００２６】また、請求項３の発明では、高電位側電源
ＶDDと低電位側電源Ｖssとの間に、ＰチャネルＭＯＳト
ランジスタＴr8とＮチャネルＭＯＳトランジスタＴr7と
が直列に接続され、前記両トランジスタＴr8，Ｔr7のゲ
ートに入力信号ＩＮｄ，ＩＮｃが入力され、前記両トラ
ンジスタＴr8，Ｔr7の接続点が出力端子Ｔo に接続され
る。

【００２７】前記ＮチャネルＭＯＳトランジスタＴr7が
高電位側とされるとともに、前記ＰチャネルＭＯＳトラ
ンジスタＴr8が低電位側とされて両トランジスタＴr7，
Ｔr8が直列に接続され、ＰチャネルＭＯＳトランジスタ
Ｔr5と、ＮチャネルＭＯＳトランジスタＴr6とが高電位
側電源ＶDDと低電位側電源Ｖssとの間で前記Ｐチャネル
ＭＯＳトランジスタＴr5を高電位側として直列に接続さ
れ、前記各トランジスタＴr5，Ｔr6のゲートに前記入力
信号ＩＮｃ，ＩＮｄとは逆相の入力信号ＩＮａ，ＩＮｂ
が入力され、前記両トランジスタＴr5，Ｔr6のドレイン
が抵抗Ｒを介して前記出力端子Ｔo に接続され、前記各
トランジスタＴr5〜Ｔr8のゲートには、前記入力信号Ｉ
Ｎａ，ＩＮｂの切り換わりを前記入力信号ＩＮｄ，ＩＮ
ｃの切り換わりより遅延させる駆動回路３が接続され
る。

【００２８】

【作用】請求項１においては、トランジスタＴr7，Ｔr8
がオンされるときには、各トランジスタＴr7，Ｔr8のド
レインとゲートとが短絡された状態となる。従って、Ｍ
ＯＳトランジスタの特性として各トランジスタＴr7，Ｔ
r8のドレイン−ソース間電圧が変動しても、同トランジ
スタＴr7，Ｔr8の出力インピーダンスの変動は抑制され
る。

【００２９】請求項２においては、請求項１と同様な作
用に加えて、トランジスタＴr7とトランジスタＴr5、あ
るいはトランジスタＴr8とトランジスタＴr6とが同時に
オンされることにより、動作速度が向上する。

【００３０】請求項３においては、請求項１及び請求項
２と同様な作用に加えて、トランジスタＴr7とトランジ
スタＴr5、あるいはトランジスタＴr8とトランジスタＴ
r6とのオン動作に遅延時間が設けられることにより、出
力インピーダンスの変動はさらに抑制される。

【００３１】

【実施例】図２はこの発明を具体化した出力回路の一実
施例を示す。ＰチャネルＭＯＳトランジスタＴr5と、Ｎ
チャネルＭＯＳトランジスタＴr6とは、電源ＶDDと電源
Ｖssとの間で、同トランジスタＴr5を電源ＶDD側とし、
同トランジスタＴr6を電源Ｖss側として直列に接続され
ている。

【００３２】前記トランジスタＴr5，Ｔr6のドレインは
抵抗Ｒを介して出力端子Ｔo に接続され、トランジスタ
Ｔr5のゲートには入力信号ＩＮａが入力され、トランジ
スタＴr6のゲートには入力信号ＩＮｂが入力されてい
る。

【００３３】前記電源ＶDDと電源Ｖssとの間には、Ｎチ
ャネルＭＯＳトランジスタＴr7と、ＰチャネルＭＯＳト
ランジスタＴr8とが、同トランジスタＴr7を電源ＶDD側
とし、同トランジスタＴr8を電源Ｖss側として直列に接
続されている。

【００３４】前記トランジスタＴr7，Ｔr8のソースは前
記出力端子Ｔo に接続され、トランジスタＴr7のゲート
には入力信号ＩＮｃが入力され、トランジスタＴr8のゲ
ートには入力信号ＩＮｄが入力されている。

【００３５】上記のように構成された出力回路におい
て、入力信号ＩＮｃ，ＩＮｄがともにＨレベル、すなわ
ち電源ＶDDレベルとなって、トランジスタＴr7がオンさ
れ、トランジスタＴr8がオフされると、出力信号ＯＵＴ
はＨレベルとなる。

【００３６】この状態では、前記トランジスタＴr7は図
６に示すようにそのゲートがドレインに短絡された状態
となる。この状態でのトランジスタＴr7の特性は、図５
に実線で示すようにドレイン−ソース間電圧ＶDSの変動
にほぼ比例してドレイン電流ＩD が変動することから、
ドレイン−ソース間電圧ＶDSの変動にともなって出力イ
ンピーダンスが大きく変動することはない。

【００３７】また、入力信号ＩＮｃ，ＩＮｄがともにＬ
レベル、すなわち電源Ｖssレベルとなって、トランジス
タＴr7がオフされ、トランジスタＴr8がオンされると、
出力信号ＯＵＴはＬレベルとなる。

【００３８】この状態では、前記トランジスタＴr8は図
７に示すようにそのゲートがドレインに短絡された状態
となる。この状態でのトランジスタＴr8の特性は、同じ
く図５に実線で示すようにドレイン−ソース間電圧ＶDS
の変動にほぼ比例してドレイン電流ＩD が変動すること
から、ドレイン−ソース間電圧ＶDSの変動にともなって
出力インピーダンスが大きく変動することはない。

【００３９】前記出力回路を駆動するための駆動回路３
を図３に従って説明する。入力データＤはＮＡＮＤ回路
１ｂの一方の入力端子に入力されるとともに、インバー
タ回路２ａを介してＮＡＮＤ回路１ａの一方の入力端子
に入力される。

【００４０】前記出力回路を不活性状態として、その出
力信号ＯＵＴを不定状態、すなわちハイインピーダンス
状態とするための不活性化信号ＨｉＺは、インバータ回
路２ｂを介して前記ＮＡＮＤ回路１ａ，１ｂの他方の入
力端子に入力されている。

【００４１】前記ＮＡＮＤ回路１ａの出力信号は、前記
出力回路の入力信号ＩＮｄとして出力されるとともに、
ＮＡＮＤ回路１ｃの一方の入力端子に入力され、かつ偶
数段のインバータ回路２ｃを介してＮＡＮＤ回路１ｃの
他方の入力端子に入力されている。

【００４２】そして、前記ＮＡＮＤ回路１ｃから前記出
力回路の入力信号ＩＮｂが出力される。前記ＮＡＮＤ回
路１ｂの出力信号はインバータ回路２ｄで反転されて、
前記出力回路の入力信号ＩＮｃとして出力される。

【００４３】また、前記インバータ回路２ｄの出力信号
はＮＡＮＤ回路１ｄの一方の入力端子に入力されるとと
もに、偶数段のインバータ回路２ｅを介して、ＮＡＮＤ
回路１ｄの他方の入力端子に入力されている。

【００４４】そして、前記ＮＡＮＤ回路１ｄから前記出
力回路の入力信号ＩＮａが出力される。このように構成
された駆動回路は、前記不活性化信号ＨｉＺがＨレベル
となると、入力データＤに関わらずＮＡＮＤ回路１ａ，
１ｂの出力信号はＨレベルとなる。すると、出力信号Ｉ
ＮｂはＬレベル、出力信号ＩＮｄはＨレベル、出力信号
ＩＮａはＨレベル、出力信号ＩＮｃはＬレベルとなる。

【００４５】また、前記不活性化信号ＨｉＺがＬレベル
の状態で、入力データＤがＬレベルとなると、出力信号
ＩＮｂはＨレベル、出力信号ＩＮｄはＬレベル、出力信
号ＩＮａはＨレベル、出力信号ＩＮｃはＬレベルとな
る。

【００４６】また、前記不活性化信号ＨｉＺがＬレベル
の状態で、入力データＤがＨレベルとなると、出力信号
ＩＮｂはＬレベル、出力信号ＩＮｄはＨレベル、出力信
号ＩＮａはＬレベル、出力信号ＩＮｃはＨレベルとな
る。

【００４７】また、ＮＡＮＤ回路１ａがＬレベルからＨ
レベルに立ち上がるとき、出力信号ＩＮｂは出力信号Ｉ
Ｎｄの立ち上がりから、インバータ回路２ｃの動作時間
に相当する遅延時間後に立ち下がる。

【００４８】また、ＮＡＮＤ回路１ｂがＨレベルからＬ
レベルに立ち下がるとき、出力信号ＩＮａは出力信号Ｉ
Ｎｃの立ち上がりから、インバータ回路２ｅの動作時間
に相当する遅延時間後に立ち下がる。

【００４９】次に、上記のように構成された駆動回路３
に基づいて動作する出力回路の作用を図４に従って説明
する。さて、不活性化信号ＨｉＺがＬレベルの状態で入
力データＤがＬレベルに維持されている状態では、駆動
回路から出力回路に入力される入力信号ＩＮｂはＨレベ
ル、入力信号ＩＮｄはＬレベル、入力信号ＩＮａはＨレ
ベル、入力信号ＩＮｃはＬレベルとなる。

【００５０】すると、出力回路のトランジスタＴr5，Ｔ
r7はオフされるとともに、トランジスタＴr6，Ｔr8はオ
ンされて、出力信号ＯＵＴはＬレベルとなる。この状態
から、入力データＤがＨレベルに立ち上がると、ＮＡＮ
Ｄ回路１ａの出力信号はＬレベルからＨレベルに立ち上
がり、ＮＡＮＤ回路１ｂの出力信号はＨレベルからＬレ
ベルに立ち下がる。

【００５１】すると、出力回路の入力信号ＩＮｄが立ち
上がるとともに、入力信号ＩＮｂは入力信号ＩＮｄの立
ち上がりから遅延時間ｔ後に立ち下がる。また、出力回
路の入力信号ＩＮｃが立ち上がるとともに、入力信号Ｉ
Ｎａは入力信号ＩＮｃの立ち上がりから遅延時間ｔ後に
立ち下がる。

【００５２】すると、まずトランジスタＴr7がオンされ
るとともに、トランジスタＴr8がオフされ、次いで遅延
時間ｔ後に、トランジスタＴr5がオンされるとともに、
トランジスタＴr6がオフされ、出力信号ＯＵＴはＨレベ
ルとなる。

【００５３】このとき、トランジスタＴr7は図５に実線
で示す特性で動作するため、出力インピーダンスは大き
く変動せず、出力信号ＯＵＴの電位が上昇して、ドレイ
ン−ソース間電圧ＶDSが小さくなるにつれて、ドレイン
電流Ｉd が減少する。

【００５４】トランジスタＴr5は、図５に破線で示す特
性で動作して、ドレイン−ソース間電圧ＶDSが小さくな
ると出力インピーダンスが急激に低下するが、抵抗Ｒに
より出力インピーダンスの低下が抑制される。

【００５５】従って、トランジスタＴr7，Ｔr5の動作に
よる出力インピーダンスは大きく変動せず、図８に示す
ように出力信号ＯＵＴの立ち上がり速度を確保しなが
ら、反射波によるノイズの発生が抑制される。

【００５６】この状態から、不活性化信号ＨｉＺがＨレ
ベルとなると、入力データＤに関わらず、入力信号ＩＮ
ｂはＬレベル、入力信号ＩＮｄはＨレベル、入力信号Ｉ
ＮａはＨレベル、入力信号ＩＮｃはＬレベルとなる。

【００５７】すると、トランジスタＴr5〜Ｔr8はすべて
オフされ、出力信号ＯＵＴは不定状態となる。一方、出
力信号ＯＵＴがＨレベルにある状態から、入力データＤ
がＬレベルとなると、入力信号ＩＮｃ，ＩＮｄがＬレベ
ル、入力信号ＩＮａはＨレベルとなり、次いで入力信号
ＩＮｂはＨレベルとなる。

【００５８】すると、トランジスタＴr7，Ｔr5がオフさ
れるとともに、トランジスタＴr8がオンされ、次いでト
ランジスタＴr6がオンされる。このとき、トランジスタ
Ｔr8は図５に実線で示す特性で動作するため、出力イン
ピーダンスは大きく変動せず、出力信号ＯＵＴの電位が
下降して、ドレイン−ソース間電圧ＶDSが小さくなるに
つれて、ドレイン電流Ｉd が減少する。

【００５９】トランジスタＴr6は、図５に破線で示す特
性で動作して、ドレイン−ソース間電圧ＶDSが小さくな
ると出力インピーダンスが急激に低下するが、抵抗Ｒに
より出力インピーダンスの低下が抑制される。

【００６０】従って、トランジスタＴr6，Ｔr8の動作に
よる出力インピーダンスは大きく変動せず、図８に示す
ように出力信号ＯＵＴの立ち下がり速度を確保しなが
ら、反射波によるノイズの発生が抑制される。

【００６１】また、トランジスタのサイズを大きくする
ことなく、動作速度を確保することができるので、貫通
電流を抑制することもできる。また、出力信号ＯＵＴが
不定状態からＬレベル、あるいはＨレベルに移行する場
合にも、トランジスタＴr5，Ｔr7あるいはトランジスタ
Ｔr6，Ｔr8の動作による出力インピーダンスは大きく変
動せず、出力信号ＯＵＴの立ち下がり速度を確保しなが
ら、反射波によるノイズの発生が抑制される。

【００６２】また、前記実施例ではトランジスタＴr5，
Ｔr6の動作をトランジスタＴr7，Ｔr8より遅延させるた
めに、駆動回路にインバータ回路２ｃ，２ｅによる遅延
回路を設けたが、遅延させなくても同様な効果を得るこ
とができる。

【００６３】この場合には、図９に示す駆動回路を使用
する。すなわち、前記実施例の駆動回路のＮＡＮＤ回路
１ａの出力信号を前記出力回路の入力信号ＩＮｄとし、
ＮＡＮＤ回路１ａの出力信号をインバータ回路２ｆを介
して出力して入力信号ＩＮｂとする。

【００６４】また、ＮＡＮＤ回路１ｂの出力信号を前記
出力回路の入力信号ＩＮａとし、ＮＡＮＤ回路１ｂの出
力信号をインバータ回路２ｇを介して出力して入力信号
ＩＮｃとする。

【００６５】また、前記実施例の出力回路のトランジス
タＴr7，Ｔr8だけで出力回路を構成することもできる。
このような構成によれば、前記実施例に比して出力信号
ＯＵＴの波形がＨレベルあるいはＬレベル近傍で若干鈍
るが、トランジスタＴr7，Ｔr8により出力信号ＯＵＴの
立ち上がり速度及び立ち下がり速度を確保しながら、出
力インピーダンスの変動を抑制して反射波を抑制するこ
とができる。

【００６６】

【発明の効果】以上詳述したように、この発明は出力信
号及び電源でのノイズの発生を防止して、動作速度を向
上させ得る出力回路を提供することができる優れた効果
を発揮する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】一実施例を示す回路図である。

【図３】一実施例の駆動回路を示す回路図である。

【図４】一実施例の動作を示す波形図である。

【図５】ＭＯＳトランジスタの特性を示すグラフ図であ
る。

【図６】一実施例のトランジスタの動作時の接続状態を
示す回路図である。

【図７】一実施例のトランジスタの動作時の接続状態を
示す回路図である。

【図８】一実施例の出力回路の出力波形を示す波形図で
ある。

【図９】駆動回路の変形例を示す回路図である。

【図１０】従来の出力回路を示す回路図である。

【図１１】従来の出力回路を示す回路図である。

【図１２】従来例の動作を示す波形図である。

【符号の説明】

Ｔr7 ＮチャネルＭＯＳトランジスタＴr8 ＰチャネルＭＯＳトランジスタＶDD 高電位側電源Ｖss 低電位側電源Ｔo 出力端子ＩＮｄ，ＩＮｃ入力信号

Claims

【特許請求の範囲】

【請求項１】高電位側電源（ＶDD）と低電位側電源
（Ｖss）との間に、ＰチャネルＭＯＳトランジスタ（Ｔ
r8）とＮチャネルＭＯＳトランジスタ（Ｔr7）とを直列
に接続し、前記各トランジスタ（Ｔr8，Ｔr7）のゲート
に入力信号（ＩＮｄ，ＩＮｃ）を入力し、前記両トラン
ジスタ（Ｔr8，Ｔr7）の接続点を出力端子（Ｔo ）に接
続し、前記トランジスタ（Ｔr8，Ｔr7）の少なくとも一
方をオフさせて出力信号（ＯＵＴ）を出力する出力回路
であって、前記ＮチャネルＭＯＳトランジスタ（Ｔr7）を高電位側
とするとともに、前記ＰチャネルＭＯＳトランジスタ
（Ｔr8）を低電位側として両トランジスタ（Ｔr7，Ｔr
8）を直列に接続したことを特徴とする出力回路。
【請求項２】高電位側電源（ＶDD）と低電位側電源
（Ｖss）との間に、ＰチャネルＭＯＳトランジスタ（Ｔ
r8）とＮチャネルＭＯＳトランジスタ（Ｔr7）とを直列
に接続し、前記両トランジスタ（Ｔr8，Ｔr7）のゲート
に入力信号（ＩＮｄ，ＩＮｃ）を入力し、前記両トラン
ジスタ（Ｔr8，Ｔr7）の接続点を出力端子（Ｔo ）に接
続し、前記トランジスタ（Ｔr8，Ｔr7）の少なくとも一
方をオフさせて出力信号（ＯＵＴ）を出力する出力回路
であって、前記ＮチャネルＭＯＳトランジスタ（Ｔr7）を高電位側
とするとともに、前記ＰチャネルＭＯＳトランジスタ
（Ｔr8）を低電位側として両トランジスタ（Ｔr7，Ｔr
8）を直列に接続し、ＰチャネルＭＯＳトランジスタ
（Ｔr5）と、ＮチャネルＭＯＳトランジスタ（Ｔr6）と
を高電位側電源（ＶDD）と低電位側電源（Ｖss）との間
で前記ＰチャネルＭＯＳトランジスタ（Ｔr5）を高電位
側として直列に接続し、前記各トランジスタ（Ｔr5，Ｔ
r6）のゲートに前記入力信号（ＩＮｃ，ＩＮｄ）とは逆
相の入力信号（ＩＮａ，ＩＮｂ）を入力し、前記両トラ
ンジスタ（Ｔr5，Ｔr6）のドレインを抵抗（Ｒ）を介し
て前記出力端子（Ｔo ）に接続したことを特徴とする出
力回路。
【請求項３】高電位側電源（ＶDD）と低電位側電源
（Ｖss）との間に、ＰチャネルＭＯＳトランジスタ（Ｔ
r8）とＮチャネルＭＯＳトランジスタ（Ｔr7）とを直列
に接続し、前記両トランジスタ（Ｔr8，Ｔr7）のゲート
に入力信号（ＩＮｄ，ＩＮｃ）を入力し、前記両トラン
ジスタ（Ｔr8，Ｔr7）の接続点を出力端子（Ｔo ）に接
続し、前記トランジスタ（Ｔr8，Ｔr7）の少なくとも一
方をオフさせて出力信号（ＯＵＴ）を出力する出力回路
であって、前記ＮチャネルＭＯＳトランジスタ（Ｔr7）を高電位側
とするとともに、前記ＰチャネルＭＯＳトランジスタ
（Ｔr8）を低電位側として両トランジスタ（Ｔr7，Ｔr
8）を直列に接続し、ＰチャネルＭＯＳトランジスタ
（Ｔr5）と、ＮチャネルＭＯＳトランジスタ（Ｔr6）と
を高電位側電源（ＶDD）と低電位側電源（Ｖss）との間
で前記ＰチャネルＭＯＳトランジスタ（Ｔr5）を高電位
側として直列に接続し、前記各トランジスタ（Ｔr5，Ｔ
r6）のゲートに前記入力信号（ＩＮｃ，ＩＮｄ）とは逆
相の入力信号（ＩＮａ，ＩＮｂ）を入力し、前記両トラ
ンジスタ（Ｔr5，Ｔr6）のドレインを抵抗（Ｒ）を介し
て前記出力端子（Ｔo ）に接続し、前記各トランジスタ
（Ｔr5〜Ｔr8）のゲートには、前記入力信号（ＩＮａ，
ＩＮｂ）の切り換わりを前記入力信号（ＩＮｄ，ＩＮ
ｃ）の切り換わりより遅延させる駆動回路（３）を接続
したことを特徴とする出力回路。