JPH0548444B2 - - Google Patents
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- JPH0548444B2 JPH0548444B2 JP58000093A JP9383A JPH0548444B2 JP H0548444 B2 JPH0548444 B2 JP H0548444B2 JP 58000093 A JP58000093 A JP 58000093A JP 9383 A JP9383 A JP 9383A JP H0548444 B2 JPH0548444 B2 JP H0548444B2
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Description
発明の分野
本発明は集積光学特に単一基板上の能動及び受
動光学回路要素のモノリシツク集積化に係る。 先行技術 光学回路要素の集積化が長年に渡つて図られて
きた。この間、二つの集積方式が開発された。第
１の方式はシリコン（Si）ウエハ基板上への誘電
体導波路の製作を含む。第２の方式はGaAs／
AlGaAs光学結晶中に導波路を製作するための半
導体材料の利用を含む。 第１の方式では、シリコン基板上への誘電体導
波路の製作を実現するための、いくつかの技術が
報告されている。たとえば、以下の文献を参照の
こと。ダヴリユ・スタチウスら（W.Stutius et
al）、“光導波路のためのシリコン上の窒化シリコ
ン薄膜”、アプライド・オプテイクス（Appl.
Optics）、第16巻、3218−3222頁、1977年12月；
ジー・マークスら（G.Marx）“集積化された光
検出器アレイ、導波路及びシリコン技術に基く変
調器”、アイ・イーイーイー・ジヤーナル・オ
ブ・ソリツド−ステート・サーキツト（IEEE J.
of Solid−State Circuits）、第SC−12巻、10−
13頁、1977年２月；ジエイ・ボイドら（J.Boyd）
“集積化された光導波路及び電荷結合デバイス像
アレイ”、アイ・イーイーイー・ジヤーナル・オ
ブ・カンタム・エレクトロニクス（IEEE J.of
Quantum Electronics）、第QE−13巻、282−287
頁1977年４月、“集積化された光シリコンフオト
ダイオードアレイ、”アプライド・オプテイクス、
第15巻、1389−1393頁、1976年６月、スタチウス
らは二酸化シリコン（SiO2）バツフア層とに低
圧化学気相堆積により成長させた窒化シリコン
（Si3N4）薄膜を示している。SiO2バツフア層は
通常の水平反応容器中において1100℃で成長させ
た湿式酸化層である。マークスらの文献では、混
成すなわちモノリシツクではない集積光学回路が
示されており、この場合コーニング7059ガラス導
波路薄膜が、テーパ結合で素子を相互接続してい
る。7059ガラス導波路薄膜は、SiO2バツフア層
上にスパツタされ、SiO2バツフア層はシリコン
基板上に、高温で熱的に成長される。ボイドらは
テーパ結合されたSiO2バツフア層上のスピンコ
ートKPRフオトレジスト導波路を組込んだ集積
光学要素構造について述べている。SiO2バツフ
ア層はシリコン基板全体に渡り、高温で熱的に成
長される。 スタチウスら、マークスら及びボイドらの技術
は誘電体導波路で、ある種の光学要素を集積化す
る方法を提示しているように見えるが、それらが
シリコン技術及びSiO2バツフア層の高温におけ
る熱成長に依存するため、それらの技術は
AlGaAs／GaAs及びInGaAsP／InPヘテロ構造
のような光学結晶上へのモノリシツク集積化に
は、適用できない。シリコン技術はモノリシツク
集積化に対するこれらの技術の適用性を制限す
る。その理由は、シリコンの禁制帯構造は、シリ
コンウエハ基板上の光源のような、効率的な能動
光学回路要素を製作するほど光伝導性でないこと
である。熱成長もまた適用性を制限している。そ
の理由は、熱成長プロセスに含まれる温度は、通
常AlGaAs／GaAs系又はInGaAsP／InP系の光
学結晶の融点より、かなり高いことである。 上に述べたように、第２の集積方式は
AlGaAs／GaAs系の光学結晶中に半導体導波路
を製作する方法を提示する。この方式は以下に示
す引用文献で述べられているような、光源、変調
器、増幅器、検出器及びカプラのような能動及び
受動光集積回路要素のモノリシツク集積化を実現
した。ジエイ・エル・メルツら（J.L.Merz）、
“集積化されたGaAs−AlxGa1-xAs注入レーザー
及びエツチされた反射器を有する検出器”、アプ
ライド・フイジツクス・レターズ（Appl.Phys.
Lett.）、第30巻、530−533頁、1977年５月、は
GaAs−AlxGa1-xAs ４層デバイス中の受動導波
路及び外部空胴検出器を有するGaAsダブルヘテ
ロ構造レーザーのモノリシツク集積化について述
べている。“GaAs−（GaAl）As光変調器及び分
布ブラツグ反射器レーザーのモノリシツク集積
化”アプライド・フイジツクス・レターズ、第32
巻、314−316頁、1978年３月、に述べられている
ように、エム・シヤイムズら（M.Shams）によ
り大型光空胴分布ブラツグ反射器レーザーと、検
出器又は変調器の集積化が実現された。ケイ・ア
イキ（K.Aiki）らは“分布帰還ダイオードレー
ザーとモノリシツク集積化された周波数多重光
源”アプライド・フイジツクス・レターズ、第29
巻、506−508頁、1976年10月の論文において、単
一導波路中に多重化された異なる周波数のレーザ
ー出力を有する単一チツプ上の６個の分布帰還レ
ーザーを製作した。集積化された双導波構造を用
いて、ケイ・キシノ（K.Kishino）らは２個のデ
バイスを受動導波路と結合することを、論文“双
導波路構造によるレーザーと増幅器／検出器のモ
ノリシツク集積化”ジヤパニーズ・ジヤーナル・
アプライド・フイジツクス（Japan J.Appl.
Phys.）、第17巻、589−590頁、1978年３月、中で
述べている。 第２の方式に関して上で述べた方法の場合、受
動導波路は伝えられる光波に対し本質的に透明な
半導体材料の層である。デバイスの結合長さとと
もに、導波路層の厚さ及び屈折率の変化は、得ら
れる集積光学回路の適切な動作に影響を与える。
これらの変化を制御するため、また、複雑さが多
いため、この集積方式で用いられる結晶成長プロ
セスの密接なモニターが要求される。 第１の方式の誘電体導波路が第２の方式の半導
体導波路より、効率的であることはよく知られて
いるが、上で述べた二つの方式の提案者は、誘電
体光導波路を含むモノリシツク集積光回路の製作
上の問題を指摘することはしなかつた。 本発明の一視点に従うと、第１の主表面、Inx
Ga1-xAsyP1-y又はAlzGa1-zAsから成る基板層及
び第１の主表面上に形成された少くとも一つの第
１の層を有する基板層を含み、第１の層は基板層
の屈折率より小さな屈折率を有する材料から成る
ことを特徴とする誘電体光導波路が実現される。 本発明の別の視点に従うと、InxGa1-xAsyP1-y
又はAlzGa1-zAsから成る−半導体基板層の
第１の主表面上への誘電体光導波路の形成法にお
いて、基板層の屈折率より小さな屈折率を有する
誘電体源材料を蒸発する工程、第１の誘電体光導
波層を形成するために、基板層の第１の主表面上
に蒸発した誘電体材料を、堆積により集める工程
を含み、基板層はその融点より本質的に低温にあ
ることを特徴とする方法が実現される。 発明の概要 −族ヘテロ構造光学結晶のモノリシツク集
積化は、本発明の一実施例に従う誘電体光導波路
で実現される。誘電体導波路はAlGaAs／GaAs
系中のAlzGa1-zAs導波路基板層又はInGaAsP／
InP系中のIn1-yGayAsxP1-x導波路基板層のいず
れかの上に形成される。各導波路は基板層の屈折
率より本質的に小さな屈折率を有するSiO2のよ
うな誘電体材料の、少くとも一つの第１の層を含
む。第１の層は基板層上の制御されたSiO2低温
蒸着堆積で形成される。一般に、第１の層は下部
屈折率クラツド層として働く。 誘電体光導波路のコア層として働く第２の層
は、第１の層の屈折率より高い屈折率を有する誘
電体材料で、第１の層を被覆することによつて形
成される。コア層としてのスピン被覆に適した誘
電体材料の一つは、ポリイミドである。光伝播の
方向の導波路形状は、適当なマスク及びエツチン
グ技術を通して、コア層の一部を選択的に除去す
ることにより規定される。 誘電体光導波路の上部クラツド層として働く第
３の層は、コア層上全体に、堆積又はスピン被覆
される。上部クラツド層はコア層より屈折率の低
い屈折率を示す。上部クラツド層の組成は、光導
波路の伝播特性における非対称性を避けるため、
下部クラツド層の組成と本質的に同一にできる。
上部クラツド層はまた、集積回路全体の表面を不
活性化する。導波部形状を規定する部分では、コ
ア層は両方のクラツド層で完全に囲まれ、それに
より二次元の誘電体光導波路が形成される。導波
路形状が規定されない部分は、光の伝播方向に規
定され、コア層はクラツド層により二つの平行な
側面のみが囲まれ、その結果一次元誘電体光導波
路が得られる。 本発明については、添付した図面に関連した本
発明の以下の具体的な実施例を読むことによつ
て、より完全に理解できるであろう。 最も一般的な表現をするならば、本発明は三元
又は四元の−族化合物半導体基板上に、多層
誘電体光導波路を形成することと理解され、実現
される。図中の層２，３，４及び５のような追加
された半導体ヘテロ構造又はダブルヘテロ構造層
が存在することが、本発明の請求範囲が単一基板
上に光回路要素をモノリシツク集積化する手段と
して利用されるものであることを洞察させる。従
つて、以下の記述は本発明を基本的に詳細に説明
するためのものばかりでなく、モノリシツク集積
化の分野における本発明の改良をも説明するもの
である。 実施例の説明 詳細な説明は以下の節から構成される。すなわ
ち、第１図に示されるようなヘテロ構造半導体基
体の基本的な特徴、平坦な三元又は四元の導波路
基板層を露出するための、ヘテロ構造半導体基体
の表面処理（第２ないし第５図）、露出された導
波路基板層上の一次元（第６，７及び８図）又は
二次元（第６，７，９及び１０図）誘電体光導波
路の形成である。 光電子デバイス及び集積光デバイスは、ある種
の好ましい結晶方向に成長させる。100基板上の
InGaAsP／InP又はAlGaAs／GaAsのいずれか
で構成されたレーザー及び同様のもののような
−半導体ヘテロ構造デバイスの場合、望ましい
伝播方向は〈01１〉軸に沿つた方向である。 第１図は100結晶面上にマスク１を有する多層
半導体ヘテロ構造結晶基体を示す。上で述べたよ
うに、半導体基体はInGaAsP／InP系又は
AlGaAs／GaAs系である。以下の図面とともに
やはり第１図に含まれるのは、半導体基体の三次
元方向を示す、一組の格子基本ベクトルである。 第１図の半導体ヘテロ構造は、マスク層１、
p+形キヤツプ層２、ｐ形上部クラツド層３、ｎ
形又はアンドープ活性層４、ｎ形下部クラツド層
５、ｎ形導波路基板層６及びｎ形基板７から成
る。各層の伝導形は、各ｐ層がｎ層に、各ｎ層が
ｐ層になるように、逆転させてもよい。更に、キ
ヤツプ層２はヘテロ構造基体の一実施例を示すこ
とのためにのみ、含まれる。半導体基体の製作か
ら、キヤツプ層２の成長を省くことにより、別の
実施例を実現することができる。 ヘテロ構造のための半導体材料は、−族化
合物のグループから選択される。InGaAsP／InP
系の場合、二元の−化合物InPがクラツド層
３及び５、基板７として用いられる。四元の−
族化合物In1-yGayAsxP1-xはキヤツプ層２、活
性層４及び導波路基板層６として用いられ、合金
組成比ｘ及びｙはヘテロ構造のための具体的な波
長又は禁制帯幅及び格子定数が得られるように選
択される。ｘ及びｙを選択する技術の説明につい
ては、アール・ムーン（R.Moon）ら“合金組成
の関数としてのGaInAsPの禁制帯及び格子定
数”、ジヤーナル・エレクトロニク・マテリアル
ズ（J.Electron Materials）、第３巻、635頁
（1974）を参照のこと。この説明においては、組
成の例としてｘ＝0.52及びｙ＝0.22で、1.3μｍ
（0.95eV）の波長を生ずるように選択される。本
発明の請求範囲は、これらの比が0.95μｍないし
1.8μｍの範囲の波長を生ずるように選択される時
は、等しく適用できることが重要である。1.5μｍ
以上の波長を生成するための濃度比の場合、ヘテ
ロ接合の液相エピタキシヤル成長中、層３及び４
間に四元のメルトバツク防止層を成長させること
が必要である。そのようなメルトバツク防止層の
存在により、許容できる結果を得るために、エツ
チング露出時間により、以下に述べる表面処理を
わずかに変化させることだけが必要になる。 第１図に示されるようなInGaAsP／InP系のヘ
テロ構造基体の場合、キヤツプ層２は約3000−
5000オングストロームの厚さで、クラツド層３及
び５は約1.5−3μｍの厚さ、活性層４及び導波路
基板層６は約1000−3000オングストロームの厚
さ、基板７は約75−100μｍの厚さである。もち
ろん、説明を簡単かつ明瞭にするため、第１ない
し１０図中の層の厚さは、必ずしも実際の比率と
はあつていない。 AlGaAs／GaAs系において、二元の−族
GaAsが、基板７に用いられる。三元の−族
化合物AlGaAsが層２ないし６として用いられ
る。キヤツプ層２はAlqGa1-qAs；クラツド層３
及び５はそれぞれAlrGa1-rAs及びAluGa1-uAs
で、活性層４としてはAlsGa1-sAsを用い、導波
路基板層６としてはAlwGa1-wAsを用いる。合金
組成比ｑ，ｒ，ｓ，ｕ及びｗはヘテロ構造半導体
基体に対する具体的な波長又は禁制帯及び格子定
数を生ずるように選択される。一般に、組成比
ｑ，ｓ及びｗは比ｒ及びｕより小さく、また対称
とするためｒとｕは等しく選択される。各種
AlGaAs層の組成比を選択する技術についての説
明は、エイチ・クレツセル（H.Kressel）らによ
り“半導体レーザー及びヘテロ接合LED”357−
363頁（アカデミツク・プレス（Academic
Press）：ニユーヨーク1977）中に述べられてい
る。 第１図に示されたAlGaAs／GaAsヘテロ構造
基体の層厚は、InGaAsP／InP系に関して上で述
べたものと本質的に同一であるが、基板層６が
0.2ないし1.8μｍの範囲にあることが例外である。 InGaAsP／InP系の表面処理 マスク層は化学気相堆積又は同様の方法のよう
な適当な堆積プロセスにより、InGaAsP／InP半
導体基体の100面上に堆積される。層の例は化学
的に合成した窒化シリコンである。マスク１はフ
オトリングラフイ及びドライエツチングにより、
窒化シリコンを本質的に滑らかな帯状領域と接す
るような端部を有するようにすることによつて、
形成される。マスク１中の帯状領域は表面１１の
ように表面領域が完全に露出され、マスク１によ
り被覆されるのと相対するようになる。マスク１
中の帯は半導体基体の〈011〉方向に配置される。
この型の帯状マスクは半導体基体中に溝を生成す
るが、第１図にマスク１の左又は右半分のみが示
されているような他のマスクが、単一の壁を生成
するため、すなわち半導体基体のマスクされない
部分を実効的に切り落すために用いられる。 第２，３，４及び５図は第１図の半導体ヘテロ
構造が、順次エツチングプロセスでエツチヤント
により処理された後の、構造の変化を示す。第２
ないし５図により示されたプロセスは、反復エツ
チングとよばれる。その理由は、露出された表面
１１（第１図）の直下にある多層構造の各層が、
それぞれ順次エツチング除去されることである。
すなわち、露出した表面１１直下のキヤツプ層２
の一部は、クラツド層３上の表面１２を露出する
ように、湿式又は乾式の化学エツチヤントによ
り、エツチング除去される。エツチングプロセス
はヘテロ接合において停止させるから、少くとも
湿式エツチヤントは材料選択性を示さなければな
らないことは明らかである。 いくつかの湿式化学エツチヤントは、層２及び
４のような四元層を選択的にエツチングする効果
をもつことが示されている。いくつかの選択性エ
ツチヤントの例には、以下のものが含まれる。す
なわち、アール・ジエイ・ネルソン（R.J.
Nelson）らが“InGaAsP／InP（λ＝1.3μｍ）ス
トライプ埋込みヘテロ構造レーザー”アプライ
ド・フイジツクス レターズ第36巻、358頁
（1980）に述べているH2SO4：H2O2：H2Ｏ＝
（10：１：１）又はABエツチヤントである。こ
の場合、Ａ溶液は（40.0ml、H2Ｏ＋0.3ｇ．
AgNO3＋40.0ml．HF）で、Ｂ溶液は（40.0ｇ．
CrO3＋40.0ml．H2Ｏ）であり、Ａ：Ｂ＝（１：
１）である。これについては、ジー・エイチ・オ
ルセン（G.H.Olsen）らが“−族化合物にお
ける界面の普遍的歪／エツチヤント”ジヤーナ
ル・オブ・アプライド・フイジツクス（Journal
of Applied Physics）、第45巻、第11号、5112頁
（1974）に述べている。また、KOH：K3Fe（CN）
6：H2Ｏの溶液も含まれる。四元層のエツチング
時間は、四元層の厚さ、温度及び四元層の合金組
成比ｘ及びｙに従つて変る。層２の厚さが3000オ
ングストローム（λ＝1.3μｍ）で温度が22℃の場
合、以下の概略のエツチング時間で、第４及び６
図に示される結果が生じる。H2SO4：H2O2：H2
Ｏのエツチングでは約５秒、ABエツチヤントで
は約15秒、KOH：K3Fe（CN）6：H2Ｏエツチン
グでは約８秒である。このエツチング工程はエツ
チされる半導体基体を脱イオン水中で洗うことに
より、停止される。 第３図はInP選択エツチヤント中でのエツチン
グ後の第２図中の半導体基体の構造変化を示す。
このエツチング工程の場合、HClは表面１２（第
２図）下の層３の一部を切り落し、それにより四
元層４上の表面１３を露出するのに適したエツチ
ヤントである。このエツチヤントは表面１３で自
動的に反応を停止するが、マスク１下の層３の残
つた部分での著しいアンダーカツトを防止するた
めに、注意深く制御しなければならない。約1.5μ
ｍのInP層厚の場合、濃縮HClの場合のエツチン
グ時間の例は、約45秒で、第３図及び第５図の両
方に示される結果が生じる。このエツチング工程
の後、第３図に示されるように、層３のエツチさ
れ露出された壁は結晶学的な滑らかさを示すこと
に注意することが重要である。 第４図は表面１３直下の四元層４を、選択的に
エツチするために、層５上の表面１４を露出する
のに十分な時間、湿式化学エツチヤントに第３図
に示された基体を接触させた後の、半導体ヘテロ
構造基体の構造的変化を示す。また、結晶学的表
面１５はマスク１及び表面１１（第１図）を含む
表面すなわち100面に対し、一定の傾きで露出さ
れる。エツチングプロセス及びこの工程で用いら
れるエツチヤントについては、第２図に関連して
上で述べた。 第５図は反復エツチングプロセスにより得られ
るすべての構造変化が完了したものを示す。再び
InP選択エツチヤントであるHClを、半導体基体
の露出した表面に接触させ、表面１５に光学的に
平坦な鏡面を作る。特に、表面１４及び結晶学的
表面１５は、上で述べたように浸しかつかくはん
することにより、光学的平坦面に研磨された鏡面
としての好ましい結晶面を露出しかつ導波路基板
層６上に滑らかで平坦な表面１７を露出するのに
十分な時間、HCl溶液と接触する。第５図に示さ
れるように、HClエツチヤントにより露出された
結晶学的に好ましい面は、01１面で、表面１６と
記されており、100面に垂直である。HClはInP層
すなわち層３及び５のみの01１結晶面を選択的に
露出し、四元層すなわち層２，４及び６はエツチ
しないから、表面１６は光学的に平坦な小鏡面で
ある。しかし、エツチングプロセスは層２ないし
５が本質的に平行な面となるように、制御され
る。この例の場合、導波路基板６上の表面１６及
び平坦面１７に、露出された01１結晶面を露出さ
せるのに必要な濃縮HCl槽中でのエツチング時間
は、約20秒である。 用いられる半導体ヘテロ構造の系にかかわら
ず、表面１７の滑らかさと平坦さの寸法は、その
上の誘電体光導波路のその後の製作上重要であ
る。以下で明らかになるように、表面１７の滑ら
かさと平坦さの寸法は、誘電体光導波路の壁の滑
らかさ及び平坦さの寸法に影響を与える。壁面が
荒い導波路では、散乱損失が大きい。導波路壁の
滑らかさは、約５波長の長さに渡り、所望の光波
長分の許容度で制御すべきであると、一般にみな
されている。デイー・マーカス（D.Marcuse）、
ベル・システム・テクニカル・ジヤーナル（Bell
System Technical Journal）、第48巻、3187頁
から、（1969）及びジエイ・イー・ゴール（J.E.
Goell）ら、“電子レジストマスクを用いた光導波
路のイオン注入製作”、アプライド・フイジツク
ス・レターズ、第21巻、72−73頁（1972）を参照
のこと。導波路壁の形状は表面１７の形状により
直接決るから、表面１７及び導波路基板層６の滑
らかさの許容度の制御が、半導体ヘテロ構造基体
のエピタキシヤル成長中必要とされる。 AlGaAs／GaAs系の表面処理 上で述べたように、第１図の半導体ヘテロ構造
基体は、別の場合には、異なる組成を有する
AlGaAsの複数の層から構成される。AlGaAs／
GaAsヘテロ構造の表面処理技術は、InGaAsP／
InPヘテロ構造の場合とは異るから、以下の説明
では第１図及び第５図のみが重要である。 第１図に示されるAlGaAsのような半導体基体
を、本質的に滑らかで平坦な表面１６及び１７を
有する第５図に示された溝のある半導体基体を生
ずるのに十分な量だけ、構造的に変えるいくつか
のエツチング技術が知られている。一つの技術は
ジエイ・エル・メルツらによるアイ・イー・イ
ー・イー・ジヤーナル・オブ・カンタム・エレク
トロニクス中の論文“湿式化学エツチングによる
GaAs光集積回路”中で報告されており、平坦表
面を生成するのに２段階選択エツチングプロセス
を用いる。別の技術は1975年５月13日に承認され
た米国特許第3883219号中で述べられている。こ
の技術はBr2−CH3OHを用いた遅いエツチング
プロセスを含む。 いずれかのヘテロ構造における表面１６及び１
７が露出された後、マスク１は通常のドライエツ
チング技術により除去される。そのようなドライ
エツチングの一つは、CF4雰囲気中でのプラズマ
エツチングである。表面処理において任意に加え
られる工程は、少くとも層１６を蒸着により反射
又は反射防止膜で被覆することである。たとえ
ば、層３，４及び５と表面１７上に形成される誘
電体光導波路間で、それぞれ十分反射又は結合さ
せるためである。 反射防止被膜は能動及び受動導波路と接するコ
ア層、すなわち層４及び４０（第７図）に対し、
屈折率n4及びn40の幾何平均に等しい屈折率を示
す。すなわち、 nar＝（n4n40）1/2 反射防止被膜の厚さlarは、次式で与えられる。 lar＝λ／4nar ここで、λは光の所望の波長である。
InGaAsP／InP系において、反射防止被膜を形成
するために、表面１６上に蒸着するのに適した材
料は、Ta2O5及びTiO5のような金属酸化物であ
る。 反射被膜は受動誘電体導波路のコア層すなわち
層４０の場合、屈折率n40より低い屈折率を有す
る。たとえば、蒸着により形成される反射被膜の
厚さIRは、次式で与えられる。 IR＝λ／4nR 反射被膜材料の例は、MgF2で1.35に等しい屈
折率を有する。ポリイミド／SiOx導波路を有す
るInGaAsP／InP中の表面１６上の反射層として
この被膜材料を用いると、以下に述べるように、
屈折率は約100パーセント増加する。 一次元導波路の形成 第６，７及び８図は第５図に示される半導体ヘ
テロ構造中の、導波路基板層６上に一次元誘電体
光導波路を製作する工程を、順次示す。 典型的な誘電体光導波路は、より低い屈折率を
有する媒体により囲まれた誘電体材料の延びたコ
アから成る。そのような導波路の断面をその光学
軸（〈01１〉方向）に対し垂直な方向から見た時、
導波路は光を二つの方向すなわち〈100〉及び
〈01１〉方向に閉じ込める。以後この型の構造を、
後に詳細に述べるように、二次元導波路とよぶ。
しかし、長いコアが二つの平行な側面のみ低屈折
率媒体で被覆された時は、光は一次元（たとえば
〈100〉方向）にのみ閉じ込められる。この後者の
型の構造は一次元導波路とよばれ、すぐこの後に
述べる。 導波路基板層６の表面１７上への誘電体光導波
路の形成は、第６図において、表面１７上にのみ
第１の導波路層を形成するために、シリコン酸化
物（SiOx、ｘ〜２）のような誘電体材料を、制
御性よく堆積させることから始る。第１の導波路
層３０を形成するために選ばれた誘電体材料は、
導波路基板層６より小さな屈折率を示す。誘電体
材料の堆積は、第１の導波路層誘電体材料が表面
１６、特に層４及び５間の界面上の表面に接する
ように、制御よく行う必要がある。 層６上へのSiOxの制御された方向性の堆積に
は、二つの低温技術が開発されている。一つの技
術は酸素雰囲気中で、シリコンモノオキサイド
SiOの源を、熱的に蒸発させることを含む。もう
一方の技術は、真空中で二酸化シリコン・SiO2
の源を電子ビーム蒸発させることを含む。 熱的な蒸発技術において、第５図の半導体基体
は、約2.0×10-4mbarの酸素（O2）雰囲気中に置
かれる。SiO源を蒸発させるために、タンタルフ
イラメントに制御よく電流を供給する。SiO源の
蒸発速度及び層６の表面１７上へのSiOxの堆積
速度を制御するのは、この電流である。上に述べ
たように、SiOxの堆積は方向性をもち、SiO及
びSiO2の粒子は本質的に衝突のない雰囲気中に
あり、100面すなわち表面１７及びそれに平行な
他の表面上にのみ付着する。第１の導波路層３０
の制御性のよい方向性堆積を起す堆積速度の例
は、１秒当り約５オングストローム又は0.03μ
ｍ／minである。O2雰囲気は層３０中のSiO2に対
するSiOの比例を変えるために、変化させること
ができる。もちろん、そのようなO2雰囲気の変
化はまた、層３０の屈折率にも影響を与える。
SiOは1.90の屈折率をもち、SiO2は1.46の屈折率
をもつからである。上で与えられたO2雰囲気の
例では、層３０の得られる化学量論的組成は
SiOx（ｘ〜２）で、SiOとSiO2の異物質から成る
組成で、SiO2に似て1.50の屈折率を有する。 上で述べたように、第２の堆積技術は真空中で
のSiO2の電子ビーム蒸発を含む。この技術に有
用な真空の例は、約10-6torrである。この技術に
おいて、第５図の半導体基体はSiO2源を含むる
つぼとともに、真空容器中に置かれる。十分なパ
ワーをもつた電子ビームが、源の上に焦点をあわ
され、SiO2を蒸発させる。ビームのパワーは堆
積速度を制御するため、注意深くモニターされ、
一方真空圧はSiO2の流れが、表面（100面）に平
行な露出した表面にのみ向う方向となるように制
御される。この堆積プロセスを通して、半導体基
体は室温にある。従つて、層６及び３０間の界面
に生ずる結合は、不完全な化学結合である。 第１の導波路層３０は半導体ヘテロ構造基体の
層５に隣接するが、層５の表面１６とは完全に境
を接するわけではない。表面３１は第１の導波路
層３０の露出した表面である。表面３１は滑らか
さの大きさと本質的に同じ平坦さを示す。すなわ
ち、表面１７と同じ平坦さであるが、層３０が傾
斜する部分の表面１６付近の狭い領域を除く。こ
の傾斜のある狭い部分は、表面１６から0.3μｍ以
上は延びない。 層３０は誘電体光導波路の下部クラツド層とし
て働く。一般に、層３０は層５とほぼ同じ厚さで
ある。導波路を通り層６中へしだいに小さくなる
結合による放射損失を避けるために、層３０は少
くとも1μｍ、好ましくは2.0μｍのおおよその厚さ
を有するのが望ましい。層３０の厚さはまた、後
に形成される導波路コア層の層４に対する位置を
も決る。層３０は半導体コア層４から隣接する誘
電体光導波路コア層（第７図、層４０）への伝送
係数を最小にするように、すなわち層４と誘電体
導波路間のモード分布整合性を最小にするよう
に、十分大きくすべきである。モード分布整合に
ついては、以下でより詳細に述べる。 第６図に示される層３２及び３３もまたSiOx
（ｘ〜２）の層である。これらの層は半導体基体
上の層２上にある。電極形成のための層３２及び
３３の除去は、周知の露出及び現像技術により達
成される。しかし、説明のため層３２及び３３の
除去はとり入れてない。 第７図は第１の導波路層３０の表面３１及び半
導電性ヘテロ構造基体の隣接する表面１６上への
第２の導波路層４０の形成を示す。層４０は層３
０の屈折率より高い屈折率を有する誘電体材料か
ら成る。導波路層４０は導波路のコア層として働
く。そのような場合、層４０に選択された誘電体
材料はその中を伝播させるよう意図した光の波長
又は複数の波長に対し、光学的に透明であること
が望ましい。 本発明の一実施例において、ピラリン
（PYRALIN）（イー・アイ・デユポン・ド・ヌ
マーズ社（E.I.DuPont de Nemours）の商品名）
ポリイミド被膜PI2555のような有機ポリイミド
被膜材料が、誘電体導波路層４０の形成に用いら
れる。1965年４月20日ダヴリユ・エドワード
（W.Edwards）に承認された米国第3179614号及
び第3179634号を参照のこと。ピラリンポリイミ
ド被膜は約1.70の屈折率をもち、100パーセント
イミド化した後は0.85ないし1.8μｍの範囲の光波
長に対し透明である。 ピラリンポリイミド被膜を有する第２の誘電体
導波路層４０は、以下の工程を実施することによ
り形成される。第６図の半導体及び誘電体基体
は、表面１６及び３１に対する層４０の固着性を
増すための材料で処理される。固着性増進剤の一
例は、イー・アイ・デユポン・ド・ヌマーズ社に
よりVM−651の名で生産され市販されている。
次に、ポリイミド被膜が半導体及び誘電体基体上
に形成される。ポリイミド被膜中に存在する気泡
の除去は、半導体及び誘電体基体を短時間真空容
器中に置くことにより実現される。この時点で、
層４０を形成するポリイミド被膜は、第７図に示
されるように、少くとも表面１６及び３１と完全
に接触する。次に、第７図の基体は室温において
回転台又はスピンナ上に置かれ、真空中に維持さ
れ、約２分間3000ないし7000rpmの範囲の速度で
回転される。回転速度及びポリイミド被膜の粘性
が、〈100〉方向の層４０の厚さを決める。層４０
としてのポリイミド被膜の厚さの範囲の例は、約
0.3ないし1.2μｍである。スピン被覆したポリイ
ミド被膜の焼きなましは、第７図の半導体及び誘
電体基体を、100パーセントのイミド化を起すの
に十分な時間及び温度で加熱することにより実現
される。一例では、焼きなましは200℃で約２時
間加熱することにより、達成された。層４０の表
面４１は誘電体導波路領域９を通して、本質的に
平坦かつ滑らかである。 半導体領域８及び１０は誘電体導波路により相
互接続される能動光回路要素を配置する目的のた
め同一である。 第７図に示されるように、層３０及び４０を含
む二層誘電体構造は、光波伝播が可能な一次元導
波路である。誘電体導波路は突き出た端面を有す
る半導体領域８及び１０に結びつく。第７図の半
導体及び誘電体基体は、モノリシツク光集積回路
である。 第８図は表面４１及び層４０を被覆する第３の
光誘電体導波路層５０を示す。層５０は層４０の
屈折率より小さな屈折率を有する誘電体材料であ
る。従つて、層５０は誘電体コア層のクラツド層
として働く。更に、層５０は表面４１と光集積回
路全体を不活性化する。堆積又はスピン被覆は、
層５０の製作に適した技術である。 実施上の一例として、表面４１上の層５０とし
てのSiOx（ｘ〜２）層を堆積させるために、酸素
雰囲気中でのシリコンモノオキサイドSiOの熱蒸
発が用いられる。熱蒸発技術については層３０の
製作に関して、上で述べた。 二次元導波路の形成 第６，７，９及び１０図は第５図に示された半
導体基体中の導波路基板層６上に、二次元誘電体
光導波路を製作する工程を、順次示す。 表面３１上に層４０がスピン被覆された後、焼
きなまし前（第７図参照）に、ポリイミド被膜は
100パーセント以下のイミド化が起るように、た
とえば130℃に約５分間加熱することにより、途
中まで焼きなましされる。途中まで焼きなましさ
れたポリイミドは、ある種の溶液に溶ける。 途中まで焼きなまされた層４０のパターン形成
は、誘電体導波路のコア層として適当な形状及び
横方向の幅（〈01１〉方向）を生成するように、
AZ1350Jのような標準的なフオトレジストを用い
て行われる。フオトレジストは現像される。次
に、層４０の選択された部分がAZ303現像液でエ
ツチング除去される。層４０のエツチされず残つ
た部分は、200℃に約２時間加熱することにより、
十分焼きなましされる。 次に、導波路コア層、層４０を十分封じるよう
に、露出した表面３１及び４１上に、クラツド層
６０が形成される。層６０の形成は、第８図中の
層５０の形成に用いられたのと同一の手段によ
り、実現される。層６０は層５０に対して上で述
べたのとすべて同様の特性を有する。 モード分布整合 能動及び受動導波路の界面（表面１６）におけ
る伝送効率を最大にするために、両導波路中の伝
播モードの電界分布は整合しなければならない。
すなわち、モード分布は整合しなければならな
い。理論的に理想的なモード分布整合は、以下の
条件で得られる。 T8＝T9及びt4＝t40 ここで、 T8＝〔n2／4−n2／3,5／2n2／4〕1/2・n4t4
及び T9＝〔n2／40−n2／30,50,60／2n2／40〕1/2・n40t
40 である。ここで、n3,5及びn30,50,60はそれぞれ領域
８又は１０及び９中の各クラツド層（添字が示
す）の屈折率である。 より実際的な非理想的なモード分布整合条件下
において、整合の程度はモード分布整合係数ηnpn
で表される。ηnpnは以下のように表される。 ηnpn＝〔∫G8（β−α）G9（β）ｄ（β）〕2／∫G8 2
（β）dβ∫G9 2（β）dβ ここで、Gi（β）は領域ｉ、ｉ＝８，９中の伝
播モードの電界分布、βは〈100〉方向の層の厚
さ、αは領域８及び９中の導波路の物理的な中心
軸間で、〈100〉方向に測定したオフセツト距離で
ある。Gi（β）の電界分布はたとえばデー・マー
キユーズ（D.Marcuse）、“光伝送光学”、フア
ン・ノストランド（Van Nostrand）1972中に見
い出される。層４０のいくつかの異なる厚さt40
に対する中心オフセツトの関数として、モード分
布整合係数の変化を示すため、以下に表を含め
た。
動光学回路要素のモノリシツク集積化に係る。 先行技術 光学回路要素の集積化が長年に渡つて図られて
きた。この間、二つの集積方式が開発された。第
１の方式はシリコン（Si）ウエハ基板上への誘電
体導波路の製作を含む。第２の方式はGaAs／
AlGaAs光学結晶中に導波路を製作するための半
導体材料の利用を含む。 第１の方式では、シリコン基板上への誘電体導
波路の製作を実現するための、いくつかの技術が
報告されている。たとえば、以下の文献を参照の
こと。ダヴリユ・スタチウスら（W.Stutius et
al）、“光導波路のためのシリコン上の窒化シリコ
ン薄膜”、アプライド・オプテイクス（Appl.
Optics）、第16巻、3218−3222頁、1977年12月；
ジー・マークスら（G.Marx）“集積化された光
検出器アレイ、導波路及びシリコン技術に基く変
調器”、アイ・イーイーイー・ジヤーナル・オ
ブ・ソリツド−ステート・サーキツト（IEEE J.
of Solid−State Circuits）、第SC−12巻、10−
13頁、1977年２月；ジエイ・ボイドら（J.Boyd）
“集積化された光導波路及び電荷結合デバイス像
アレイ”、アイ・イーイーイー・ジヤーナル・オ
ブ・カンタム・エレクトロニクス（IEEE J.of
Quantum Electronics）、第QE−13巻、282−287
頁1977年４月、“集積化された光シリコンフオト
ダイオードアレイ、”アプライド・オプテイクス、
第15巻、1389−1393頁、1976年６月、スタチウス
らは二酸化シリコン（SiO2）バツフア層とに低
圧化学気相堆積により成長させた窒化シリコン
（Si3N4）薄膜を示している。SiO2バツフア層は
通常の水平反応容器中において1100℃で成長させ
た湿式酸化層である。マークスらの文献では、混
成すなわちモノリシツクではない集積光学回路が
示されており、この場合コーニング7059ガラス導
波路薄膜が、テーパ結合で素子を相互接続してい
る。7059ガラス導波路薄膜は、SiO2バツフア層
上にスパツタされ、SiO2バツフア層はシリコン
基板上に、高温で熱的に成長される。ボイドらは
テーパ結合されたSiO2バツフア層上のスピンコ
ートKPRフオトレジスト導波路を組込んだ集積
光学要素構造について述べている。SiO2バツフ
ア層はシリコン基板全体に渡り、高温で熱的に成
長される。 スタチウスら、マークスら及びボイドらの技術
は誘電体導波路で、ある種の光学要素を集積化す
る方法を提示しているように見えるが、それらが
シリコン技術及びSiO2バツフア層の高温におけ
る熱成長に依存するため、それらの技術は
AlGaAs／GaAs及びInGaAsP／InPヘテロ構造
のような光学結晶上へのモノリシツク集積化に
は、適用できない。シリコン技術はモノリシツク
集積化に対するこれらの技術の適用性を制限す
る。その理由は、シリコンの禁制帯構造は、シリ
コンウエハ基板上の光源のような、効率的な能動
光学回路要素を製作するほど光伝導性でないこと
である。熱成長もまた適用性を制限している。そ
の理由は、熱成長プロセスに含まれる温度は、通
常AlGaAs／GaAs系又はInGaAsP／InP系の光
学結晶の融点より、かなり高いことである。 上に述べたように、第２の集積方式は
AlGaAs／GaAs系の光学結晶中に半導体導波路
を製作する方法を提示する。この方式は以下に示
す引用文献で述べられているような、光源、変調
器、増幅器、検出器及びカプラのような能動及び
受動光集積回路要素のモノリシツク集積化を実現
した。ジエイ・エル・メルツら（J.L.Merz）、
“集積化されたGaAs−AlxGa1-xAs注入レーザー
及びエツチされた反射器を有する検出器”、アプ
ライド・フイジツクス・レターズ（Appl.Phys.
Lett.）、第30巻、530−533頁、1977年５月、は
GaAs−AlxGa1-xAs ４層デバイス中の受動導波
路及び外部空胴検出器を有するGaAsダブルヘテ
ロ構造レーザーのモノリシツク集積化について述
べている。“GaAs−（GaAl）As光変調器及び分
布ブラツグ反射器レーザーのモノリシツク集積
化”アプライド・フイジツクス・レターズ、第32
巻、314−316頁、1978年３月、に述べられている
ように、エム・シヤイムズら（M.Shams）によ
り大型光空胴分布ブラツグ反射器レーザーと、検
出器又は変調器の集積化が実現された。ケイ・ア
イキ（K.Aiki）らは“分布帰還ダイオードレー
ザーとモノリシツク集積化された周波数多重光
源”アプライド・フイジツクス・レターズ、第29
巻、506−508頁、1976年10月の論文において、単
一導波路中に多重化された異なる周波数のレーザ
ー出力を有する単一チツプ上の６個の分布帰還レ
ーザーを製作した。集積化された双導波構造を用
いて、ケイ・キシノ（K.Kishino）らは２個のデ
バイスを受動導波路と結合することを、論文“双
導波路構造によるレーザーと増幅器／検出器のモ
ノリシツク集積化”ジヤパニーズ・ジヤーナル・
アプライド・フイジツクス（Japan J.Appl.
Phys.）、第17巻、589−590頁、1978年３月、中で
述べている。 第２の方式に関して上で述べた方法の場合、受
動導波路は伝えられる光波に対し本質的に透明な
半導体材料の層である。デバイスの結合長さとと
もに、導波路層の厚さ及び屈折率の変化は、得ら
れる集積光学回路の適切な動作に影響を与える。
これらの変化を制御するため、また、複雑さが多
いため、この集積方式で用いられる結晶成長プロ
セスの密接なモニターが要求される。 第１の方式の誘電体導波路が第２の方式の半導
体導波路より、効率的であることはよく知られて
いるが、上で述べた二つの方式の提案者は、誘電
体光導波路を含むモノリシツク集積光回路の製作
上の問題を指摘することはしなかつた。 本発明の一視点に従うと、第１の主表面、Inx
Ga1-xAsyP1-y又はAlzGa1-zAsから成る基板層及
び第１の主表面上に形成された少くとも一つの第
１の層を有する基板層を含み、第１の層は基板層
の屈折率より小さな屈折率を有する材料から成る
ことを特徴とする誘電体光導波路が実現される。 本発明の別の視点に従うと、InxGa1-xAsyP1-y
又はAlzGa1-zAsから成る−半導体基板層の
第１の主表面上への誘電体光導波路の形成法にお
いて、基板層の屈折率より小さな屈折率を有する
誘電体源材料を蒸発する工程、第１の誘電体光導
波層を形成するために、基板層の第１の主表面上
に蒸発した誘電体材料を、堆積により集める工程
を含み、基板層はその融点より本質的に低温にあ
ることを特徴とする方法が実現される。 発明の概要 −族ヘテロ構造光学結晶のモノリシツク集
積化は、本発明の一実施例に従う誘電体光導波路
で実現される。誘電体導波路はAlGaAs／GaAs
系中のAlzGa1-zAs導波路基板層又はInGaAsP／
InP系中のIn1-yGayAsxP1-x導波路基板層のいず
れかの上に形成される。各導波路は基板層の屈折
率より本質的に小さな屈折率を有するSiO2のよ
うな誘電体材料の、少くとも一つの第１の層を含
む。第１の層は基板層上の制御されたSiO2低温
蒸着堆積で形成される。一般に、第１の層は下部
屈折率クラツド層として働く。 誘電体光導波路のコア層として働く第２の層
は、第１の層の屈折率より高い屈折率を有する誘
電体材料で、第１の層を被覆することによつて形
成される。コア層としてのスピン被覆に適した誘
電体材料の一つは、ポリイミドである。光伝播の
方向の導波路形状は、適当なマスク及びエツチン
グ技術を通して、コア層の一部を選択的に除去す
ることにより規定される。 誘電体光導波路の上部クラツド層として働く第
３の層は、コア層上全体に、堆積又はスピン被覆
される。上部クラツド層はコア層より屈折率の低
い屈折率を示す。上部クラツド層の組成は、光導
波路の伝播特性における非対称性を避けるため、
下部クラツド層の組成と本質的に同一にできる。
上部クラツド層はまた、集積回路全体の表面を不
活性化する。導波部形状を規定する部分では、コ
ア層は両方のクラツド層で完全に囲まれ、それに
より二次元の誘電体光導波路が形成される。導波
路形状が規定されない部分は、光の伝播方向に規
定され、コア層はクラツド層により二つの平行な
側面のみが囲まれ、その結果一次元誘電体光導波
路が得られる。 本発明については、添付した図面に関連した本
発明の以下の具体的な実施例を読むことによつ
て、より完全に理解できるであろう。 最も一般的な表現をするならば、本発明は三元
又は四元の−族化合物半導体基板上に、多層
誘電体光導波路を形成することと理解され、実現
される。図中の層２，３，４及び５のような追加
された半導体ヘテロ構造又はダブルヘテロ構造層
が存在することが、本発明の請求範囲が単一基板
上に光回路要素をモノリシツク集積化する手段と
して利用されるものであることを洞察させる。従
つて、以下の記述は本発明を基本的に詳細に説明
するためのものばかりでなく、モノリシツク集積
化の分野における本発明の改良をも説明するもの
である。 実施例の説明 詳細な説明は以下の節から構成される。すなわ
ち、第１図に示されるようなヘテロ構造半導体基
体の基本的な特徴、平坦な三元又は四元の導波路
基板層を露出するための、ヘテロ構造半導体基体
の表面処理（第２ないし第５図）、露出された導
波路基板層上の一次元（第６，７及び８図）又は
二次元（第６，７，９及び１０図）誘電体光導波
路の形成である。 光電子デバイス及び集積光デバイスは、ある種
の好ましい結晶方向に成長させる。100基板上の
InGaAsP／InP又はAlGaAs／GaAsのいずれか
で構成されたレーザー及び同様のもののような
−半導体ヘテロ構造デバイスの場合、望ましい
伝播方向は〈01１〉軸に沿つた方向である。 第１図は100結晶面上にマスク１を有する多層
半導体ヘテロ構造結晶基体を示す。上で述べたよ
うに、半導体基体はInGaAsP／InP系又は
AlGaAs／GaAs系である。以下の図面とともに
やはり第１図に含まれるのは、半導体基体の三次
元方向を示す、一組の格子基本ベクトルである。 第１図の半導体ヘテロ構造は、マスク層１、
p+形キヤツプ層２、ｐ形上部クラツド層３、ｎ
形又はアンドープ活性層４、ｎ形下部クラツド層
５、ｎ形導波路基板層６及びｎ形基板７から成
る。各層の伝導形は、各ｐ層がｎ層に、各ｎ層が
ｐ層になるように、逆転させてもよい。更に、キ
ヤツプ層２はヘテロ構造基体の一実施例を示すこ
とのためにのみ、含まれる。半導体基体の製作か
ら、キヤツプ層２の成長を省くことにより、別の
実施例を実現することができる。 ヘテロ構造のための半導体材料は、−族化
合物のグループから選択される。InGaAsP／InP
系の場合、二元の−化合物InPがクラツド層
３及び５、基板７として用いられる。四元の−
族化合物In1-yGayAsxP1-xはキヤツプ層２、活
性層４及び導波路基板層６として用いられ、合金
組成比ｘ及びｙはヘテロ構造のための具体的な波
長又は禁制帯幅及び格子定数が得られるように選
択される。ｘ及びｙを選択する技術の説明につい
ては、アール・ムーン（R.Moon）ら“合金組成
の関数としてのGaInAsPの禁制帯及び格子定
数”、ジヤーナル・エレクトロニク・マテリアル
ズ（J.Electron Materials）、第３巻、635頁
（1974）を参照のこと。この説明においては、組
成の例としてｘ＝0.52及びｙ＝0.22で、1.3μｍ
（0.95eV）の波長を生ずるように選択される。本
発明の請求範囲は、これらの比が0.95μｍないし
1.8μｍの範囲の波長を生ずるように選択される時
は、等しく適用できることが重要である。1.5μｍ
以上の波長を生成するための濃度比の場合、ヘテ
ロ接合の液相エピタキシヤル成長中、層３及び４
間に四元のメルトバツク防止層を成長させること
が必要である。そのようなメルトバツク防止層の
存在により、許容できる結果を得るために、エツ
チング露出時間により、以下に述べる表面処理を
わずかに変化させることだけが必要になる。 第１図に示されるようなInGaAsP／InP系のヘ
テロ構造基体の場合、キヤツプ層２は約3000−
5000オングストロームの厚さで、クラツド層３及
び５は約1.5−3μｍの厚さ、活性層４及び導波路
基板層６は約1000−3000オングストロームの厚
さ、基板７は約75−100μｍの厚さである。もち
ろん、説明を簡単かつ明瞭にするため、第１ない
し１０図中の層の厚さは、必ずしも実際の比率と
はあつていない。 AlGaAs／GaAs系において、二元の−族
GaAsが、基板７に用いられる。三元の−族
化合物AlGaAsが層２ないし６として用いられ
る。キヤツプ層２はAlqGa1-qAs；クラツド層３
及び５はそれぞれAlrGa1-rAs及びAluGa1-uAs
で、活性層４としてはAlsGa1-sAsを用い、導波
路基板層６としてはAlwGa1-wAsを用いる。合金
組成比ｑ，ｒ，ｓ，ｕ及びｗはヘテロ構造半導体
基体に対する具体的な波長又は禁制帯及び格子定
数を生ずるように選択される。一般に、組成比
ｑ，ｓ及びｗは比ｒ及びｕより小さく、また対称
とするためｒとｕは等しく選択される。各種
AlGaAs層の組成比を選択する技術についての説
明は、エイチ・クレツセル（H.Kressel）らによ
り“半導体レーザー及びヘテロ接合LED”357−
363頁（アカデミツク・プレス（Academic
Press）：ニユーヨーク1977）中に述べられてい
る。 第１図に示されたAlGaAs／GaAsヘテロ構造
基体の層厚は、InGaAsP／InP系に関して上で述
べたものと本質的に同一であるが、基板層６が
0.2ないし1.8μｍの範囲にあることが例外である。 InGaAsP／InP系の表面処理 マスク層は化学気相堆積又は同様の方法のよう
な適当な堆積プロセスにより、InGaAsP／InP半
導体基体の100面上に堆積される。層の例は化学
的に合成した窒化シリコンである。マスク１はフ
オトリングラフイ及びドライエツチングにより、
窒化シリコンを本質的に滑らかな帯状領域と接す
るような端部を有するようにすることによつて、
形成される。マスク１中の帯状領域は表面１１の
ように表面領域が完全に露出され、マスク１によ
り被覆されるのと相対するようになる。マスク１
中の帯は半導体基体の〈011〉方向に配置される。
この型の帯状マスクは半導体基体中に溝を生成す
るが、第１図にマスク１の左又は右半分のみが示
されているような他のマスクが、単一の壁を生成
するため、すなわち半導体基体のマスクされない
部分を実効的に切り落すために用いられる。 第２，３，４及び５図は第１図の半導体ヘテロ
構造が、順次エツチングプロセスでエツチヤント
により処理された後の、構造の変化を示す。第２
ないし５図により示されたプロセスは、反復エツ
チングとよばれる。その理由は、露出された表面
１１（第１図）の直下にある多層構造の各層が、
それぞれ順次エツチング除去されることである。
すなわち、露出した表面１１直下のキヤツプ層２
の一部は、クラツド層３上の表面１２を露出する
ように、湿式又は乾式の化学エツチヤントによ
り、エツチング除去される。エツチングプロセス
はヘテロ接合において停止させるから、少くとも
湿式エツチヤントは材料選択性を示さなければな
らないことは明らかである。 いくつかの湿式化学エツチヤントは、層２及び
４のような四元層を選択的にエツチングする効果
をもつことが示されている。いくつかの選択性エ
ツチヤントの例には、以下のものが含まれる。す
なわち、アール・ジエイ・ネルソン（R.J.
Nelson）らが“InGaAsP／InP（λ＝1.3μｍ）ス
トライプ埋込みヘテロ構造レーザー”アプライ
ド・フイジツクス レターズ第36巻、358頁
（1980）に述べているH2SO4：H2O2：H2Ｏ＝
（10：１：１）又はABエツチヤントである。こ
の場合、Ａ溶液は（40.0ml、H2Ｏ＋0.3ｇ．
AgNO3＋40.0ml．HF）で、Ｂ溶液は（40.0ｇ．
CrO3＋40.0ml．H2Ｏ）であり、Ａ：Ｂ＝（１：
１）である。これについては、ジー・エイチ・オ
ルセン（G.H.Olsen）らが“−族化合物にお
ける界面の普遍的歪／エツチヤント”ジヤーナ
ル・オブ・アプライド・フイジツクス（Journal
of Applied Physics）、第45巻、第11号、5112頁
（1974）に述べている。また、KOH：K3Fe（CN）
6：H2Ｏの溶液も含まれる。四元層のエツチング
時間は、四元層の厚さ、温度及び四元層の合金組
成比ｘ及びｙに従つて変る。層２の厚さが3000オ
ングストローム（λ＝1.3μｍ）で温度が22℃の場
合、以下の概略のエツチング時間で、第４及び６
図に示される結果が生じる。H2SO4：H2O2：H2
Ｏのエツチングでは約５秒、ABエツチヤントで
は約15秒、KOH：K3Fe（CN）6：H2Ｏエツチン
グでは約８秒である。このエツチング工程はエツ
チされる半導体基体を脱イオン水中で洗うことに
より、停止される。 第３図はInP選択エツチヤント中でのエツチン
グ後の第２図中の半導体基体の構造変化を示す。
このエツチング工程の場合、HClは表面１２（第
２図）下の層３の一部を切り落し、それにより四
元層４上の表面１３を露出するのに適したエツチ
ヤントである。このエツチヤントは表面１３で自
動的に反応を停止するが、マスク１下の層３の残
つた部分での著しいアンダーカツトを防止するた
めに、注意深く制御しなければならない。約1.5μ
ｍのInP層厚の場合、濃縮HClの場合のエツチン
グ時間の例は、約45秒で、第３図及び第５図の両
方に示される結果が生じる。このエツチング工程
の後、第３図に示されるように、層３のエツチさ
れ露出された壁は結晶学的な滑らかさを示すこと
に注意することが重要である。 第４図は表面１３直下の四元層４を、選択的に
エツチするために、層５上の表面１４を露出する
のに十分な時間、湿式化学エツチヤントに第３図
に示された基体を接触させた後の、半導体ヘテロ
構造基体の構造的変化を示す。また、結晶学的表
面１５はマスク１及び表面１１（第１図）を含む
表面すなわち100面に対し、一定の傾きで露出さ
れる。エツチングプロセス及びこの工程で用いら
れるエツチヤントについては、第２図に関連して
上で述べた。 第５図は反復エツチングプロセスにより得られ
るすべての構造変化が完了したものを示す。再び
InP選択エツチヤントであるHClを、半導体基体
の露出した表面に接触させ、表面１５に光学的に
平坦な鏡面を作る。特に、表面１４及び結晶学的
表面１５は、上で述べたように浸しかつかくはん
することにより、光学的平坦面に研磨された鏡面
としての好ましい結晶面を露出しかつ導波路基板
層６上に滑らかで平坦な表面１７を露出するのに
十分な時間、HCl溶液と接触する。第５図に示さ
れるように、HClエツチヤントにより露出された
結晶学的に好ましい面は、01１面で、表面１６と
記されており、100面に垂直である。HClはInP層
すなわち層３及び５のみの01１結晶面を選択的に
露出し、四元層すなわち層２，４及び６はエツチ
しないから、表面１６は光学的に平坦な小鏡面で
ある。しかし、エツチングプロセスは層２ないし
５が本質的に平行な面となるように、制御され
る。この例の場合、導波路基板６上の表面１６及
び平坦面１７に、露出された01１結晶面を露出さ
せるのに必要な濃縮HCl槽中でのエツチング時間
は、約20秒である。 用いられる半導体ヘテロ構造の系にかかわら
ず、表面１７の滑らかさと平坦さの寸法は、その
上の誘電体光導波路のその後の製作上重要であ
る。以下で明らかになるように、表面１７の滑ら
かさと平坦さの寸法は、誘電体光導波路の壁の滑
らかさ及び平坦さの寸法に影響を与える。壁面が
荒い導波路では、散乱損失が大きい。導波路壁の
滑らかさは、約５波長の長さに渡り、所望の光波
長分の許容度で制御すべきであると、一般にみな
されている。デイー・マーカス（D.Marcuse）、
ベル・システム・テクニカル・ジヤーナル（Bell
System Technical Journal）、第48巻、3187頁
から、（1969）及びジエイ・イー・ゴール（J.E.
Goell）ら、“電子レジストマスクを用いた光導波
路のイオン注入製作”、アプライド・フイジツク
ス・レターズ、第21巻、72−73頁（1972）を参照
のこと。導波路壁の形状は表面１７の形状により
直接決るから、表面１７及び導波路基板層６の滑
らかさの許容度の制御が、半導体ヘテロ構造基体
のエピタキシヤル成長中必要とされる。 AlGaAs／GaAs系の表面処理 上で述べたように、第１図の半導体ヘテロ構造
基体は、別の場合には、異なる組成を有する
AlGaAsの複数の層から構成される。AlGaAs／
GaAsヘテロ構造の表面処理技術は、InGaAsP／
InPヘテロ構造の場合とは異るから、以下の説明
では第１図及び第５図のみが重要である。 第１図に示されるAlGaAsのような半導体基体
を、本質的に滑らかで平坦な表面１６及び１７を
有する第５図に示された溝のある半導体基体を生
ずるのに十分な量だけ、構造的に変えるいくつか
のエツチング技術が知られている。一つの技術は
ジエイ・エル・メルツらによるアイ・イー・イ
ー・イー・ジヤーナル・オブ・カンタム・エレク
トロニクス中の論文“湿式化学エツチングによる
GaAs光集積回路”中で報告されており、平坦表
面を生成するのに２段階選択エツチングプロセス
を用いる。別の技術は1975年５月13日に承認され
た米国特許第3883219号中で述べられている。こ
の技術はBr2−CH3OHを用いた遅いエツチング
プロセスを含む。 いずれかのヘテロ構造における表面１６及び１
７が露出された後、マスク１は通常のドライエツ
チング技術により除去される。そのようなドライ
エツチングの一つは、CF4雰囲気中でのプラズマ
エツチングである。表面処理において任意に加え
られる工程は、少くとも層１６を蒸着により反射
又は反射防止膜で被覆することである。たとえ
ば、層３，４及び５と表面１７上に形成される誘
電体光導波路間で、それぞれ十分反射又は結合さ
せるためである。 反射防止被膜は能動及び受動導波路と接するコ
ア層、すなわち層４及び４０（第７図）に対し、
屈折率n4及びn40の幾何平均に等しい屈折率を示
す。すなわち、 nar＝（n4n40）1/2 反射防止被膜の厚さlarは、次式で与えられる。 lar＝λ／4nar ここで、λは光の所望の波長である。
InGaAsP／InP系において、反射防止被膜を形成
するために、表面１６上に蒸着するのに適した材
料は、Ta2O5及びTiO5のような金属酸化物であ
る。 反射被膜は受動誘電体導波路のコア層すなわち
層４０の場合、屈折率n40より低い屈折率を有す
る。たとえば、蒸着により形成される反射被膜の
厚さIRは、次式で与えられる。 IR＝λ／4nR 反射被膜材料の例は、MgF2で1.35に等しい屈
折率を有する。ポリイミド／SiOx導波路を有す
るInGaAsP／InP中の表面１６上の反射層として
この被膜材料を用いると、以下に述べるように、
屈折率は約100パーセント増加する。 一次元導波路の形成 第６，７及び８図は第５図に示される半導体ヘ
テロ構造中の、導波路基板層６上に一次元誘電体
光導波路を製作する工程を、順次示す。 典型的な誘電体光導波路は、より低い屈折率を
有する媒体により囲まれた誘電体材料の延びたコ
アから成る。そのような導波路の断面をその光学
軸（〈01１〉方向）に対し垂直な方向から見た時、
導波路は光を二つの方向すなわち〈100〉及び
〈01１〉方向に閉じ込める。以後この型の構造を、
後に詳細に述べるように、二次元導波路とよぶ。
しかし、長いコアが二つの平行な側面のみ低屈折
率媒体で被覆された時は、光は一次元（たとえば
〈100〉方向）にのみ閉じ込められる。この後者の
型の構造は一次元導波路とよばれ、すぐこの後に
述べる。 導波路基板層６の表面１７上への誘電体光導波
路の形成は、第６図において、表面１７上にのみ
第１の導波路層を形成するために、シリコン酸化
物（SiOx、ｘ〜２）のような誘電体材料を、制
御性よく堆積させることから始る。第１の導波路
層３０を形成するために選ばれた誘電体材料は、
導波路基板層６より小さな屈折率を示す。誘電体
材料の堆積は、第１の導波路層誘電体材料が表面
１６、特に層４及び５間の界面上の表面に接する
ように、制御よく行う必要がある。 層６上へのSiOxの制御された方向性の堆積に
は、二つの低温技術が開発されている。一つの技
術は酸素雰囲気中で、シリコンモノオキサイド
SiOの源を、熱的に蒸発させることを含む。もう
一方の技術は、真空中で二酸化シリコン・SiO2
の源を電子ビーム蒸発させることを含む。 熱的な蒸発技術において、第５図の半導体基体
は、約2.0×10-4mbarの酸素（O2）雰囲気中に置
かれる。SiO源を蒸発させるために、タンタルフ
イラメントに制御よく電流を供給する。SiO源の
蒸発速度及び層６の表面１７上へのSiOxの堆積
速度を制御するのは、この電流である。上に述べ
たように、SiOxの堆積は方向性をもち、SiO及
びSiO2の粒子は本質的に衝突のない雰囲気中に
あり、100面すなわち表面１７及びそれに平行な
他の表面上にのみ付着する。第１の導波路層３０
の制御性のよい方向性堆積を起す堆積速度の例
は、１秒当り約５オングストローム又は0.03μ
ｍ／minである。O2雰囲気は層３０中のSiO2に対
するSiOの比例を変えるために、変化させること
ができる。もちろん、そのようなO2雰囲気の変
化はまた、層３０の屈折率にも影響を与える。
SiOは1.90の屈折率をもち、SiO2は1.46の屈折率
をもつからである。上で与えられたO2雰囲気の
例では、層３０の得られる化学量論的組成は
SiOx（ｘ〜２）で、SiOとSiO2の異物質から成る
組成で、SiO2に似て1.50の屈折率を有する。 上で述べたように、第２の堆積技術は真空中で
のSiO2の電子ビーム蒸発を含む。この技術に有
用な真空の例は、約10-6torrである。この技術に
おいて、第５図の半導体基体はSiO2源を含むる
つぼとともに、真空容器中に置かれる。十分なパ
ワーをもつた電子ビームが、源の上に焦点をあわ
され、SiO2を蒸発させる。ビームのパワーは堆
積速度を制御するため、注意深くモニターされ、
一方真空圧はSiO2の流れが、表面（100面）に平
行な露出した表面にのみ向う方向となるように制
御される。この堆積プロセスを通して、半導体基
体は室温にある。従つて、層６及び３０間の界面
に生ずる結合は、不完全な化学結合である。 第１の導波路層３０は半導体ヘテロ構造基体の
層５に隣接するが、層５の表面１６とは完全に境
を接するわけではない。表面３１は第１の導波路
層３０の露出した表面である。表面３１は滑らか
さの大きさと本質的に同じ平坦さを示す。すなわ
ち、表面１７と同じ平坦さであるが、層３０が傾
斜する部分の表面１６付近の狭い領域を除く。こ
の傾斜のある狭い部分は、表面１６から0.3μｍ以
上は延びない。 層３０は誘電体光導波路の下部クラツド層とし
て働く。一般に、層３０は層５とほぼ同じ厚さで
ある。導波路を通り層６中へしだいに小さくなる
結合による放射損失を避けるために、層３０は少
くとも1μｍ、好ましくは2.0μｍのおおよその厚さ
を有するのが望ましい。層３０の厚さはまた、後
に形成される導波路コア層の層４に対する位置を
も決る。層３０は半導体コア層４から隣接する誘
電体光導波路コア層（第７図、層４０）への伝送
係数を最小にするように、すなわち層４と誘電体
導波路間のモード分布整合性を最小にするよう
に、十分大きくすべきである。モード分布整合に
ついては、以下でより詳細に述べる。 第６図に示される層３２及び３３もまたSiOx
（ｘ〜２）の層である。これらの層は半導体基体
上の層２上にある。電極形成のための層３２及び
３３の除去は、周知の露出及び現像技術により達
成される。しかし、説明のため層３２及び３３の
除去はとり入れてない。 第７図は第１の導波路層３０の表面３１及び半
導電性ヘテロ構造基体の隣接する表面１６上への
第２の導波路層４０の形成を示す。層４０は層３
０の屈折率より高い屈折率を有する誘電体材料か
ら成る。導波路層４０は導波路のコア層として働
く。そのような場合、層４０に選択された誘電体
材料はその中を伝播させるよう意図した光の波長
又は複数の波長に対し、光学的に透明であること
が望ましい。 本発明の一実施例において、ピラリン
（PYRALIN）（イー・アイ・デユポン・ド・ヌ
マーズ社（E.I.DuPont de Nemours）の商品名）
ポリイミド被膜PI2555のような有機ポリイミド
被膜材料が、誘電体導波路層４０の形成に用いら
れる。1965年４月20日ダヴリユ・エドワード
（W.Edwards）に承認された米国第3179614号及
び第3179634号を参照のこと。ピラリンポリイミ
ド被膜は約1.70の屈折率をもち、100パーセント
イミド化した後は0.85ないし1.8μｍの範囲の光波
長に対し透明である。 ピラリンポリイミド被膜を有する第２の誘電体
導波路層４０は、以下の工程を実施することによ
り形成される。第６図の半導体及び誘電体基体
は、表面１６及び３１に対する層４０の固着性を
増すための材料で処理される。固着性増進剤の一
例は、イー・アイ・デユポン・ド・ヌマーズ社に
よりVM−651の名で生産され市販されている。
次に、ポリイミド被膜が半導体及び誘電体基体上
に形成される。ポリイミド被膜中に存在する気泡
の除去は、半導体及び誘電体基体を短時間真空容
器中に置くことにより実現される。この時点で、
層４０を形成するポリイミド被膜は、第７図に示
されるように、少くとも表面１６及び３１と完全
に接触する。次に、第７図の基体は室温において
回転台又はスピンナ上に置かれ、真空中に維持さ
れ、約２分間3000ないし7000rpmの範囲の速度で
回転される。回転速度及びポリイミド被膜の粘性
が、〈100〉方向の層４０の厚さを決める。層４０
としてのポリイミド被膜の厚さの範囲の例は、約
0.3ないし1.2μｍである。スピン被覆したポリイ
ミド被膜の焼きなましは、第７図の半導体及び誘
電体基体を、100パーセントのイミド化を起すの
に十分な時間及び温度で加熱することにより実現
される。一例では、焼きなましは200℃で約２時
間加熱することにより、達成された。層４０の表
面４１は誘電体導波路領域９を通して、本質的に
平坦かつ滑らかである。 半導体領域８及び１０は誘電体導波路により相
互接続される能動光回路要素を配置する目的のた
め同一である。 第７図に示されるように、層３０及び４０を含
む二層誘電体構造は、光波伝播が可能な一次元導
波路である。誘電体導波路は突き出た端面を有す
る半導体領域８及び１０に結びつく。第７図の半
導体及び誘電体基体は、モノリシツク光集積回路
である。 第８図は表面４１及び層４０を被覆する第３の
光誘電体導波路層５０を示す。層５０は層４０の
屈折率より小さな屈折率を有する誘電体材料であ
る。従つて、層５０は誘電体コア層のクラツド層
として働く。更に、層５０は表面４１と光集積回
路全体を不活性化する。堆積又はスピン被覆は、
層５０の製作に適した技術である。 実施上の一例として、表面４１上の層５０とし
てのSiOx（ｘ〜２）層を堆積させるために、酸素
雰囲気中でのシリコンモノオキサイドSiOの熱蒸
発が用いられる。熱蒸発技術については層３０の
製作に関して、上で述べた。 二次元導波路の形成 第６，７，９及び１０図は第５図に示された半
導体基体中の導波路基板層６上に、二次元誘電体
光導波路を製作する工程を、順次示す。 表面３１上に層４０がスピン被覆された後、焼
きなまし前（第７図参照）に、ポリイミド被膜は
100パーセント以下のイミド化が起るように、た
とえば130℃に約５分間加熱することにより、途
中まで焼きなましされる。途中まで焼きなましさ
れたポリイミドは、ある種の溶液に溶ける。 途中まで焼きなまされた層４０のパターン形成
は、誘電体導波路のコア層として適当な形状及び
横方向の幅（〈01１〉方向）を生成するように、
AZ1350Jのような標準的なフオトレジストを用い
て行われる。フオトレジストは現像される。次
に、層４０の選択された部分がAZ303現像液でエ
ツチング除去される。層４０のエツチされず残つ
た部分は、200℃に約２時間加熱することにより、
十分焼きなましされる。 次に、導波路コア層、層４０を十分封じるよう
に、露出した表面３１及び４１上に、クラツド層
６０が形成される。層６０の形成は、第８図中の
層５０の形成に用いられたのと同一の手段によ
り、実現される。層６０は層５０に対して上で述
べたのとすべて同様の特性を有する。 モード分布整合 能動及び受動導波路の界面（表面１６）におけ
る伝送効率を最大にするために、両導波路中の伝
播モードの電界分布は整合しなければならない。
すなわち、モード分布は整合しなければならな
い。理論的に理想的なモード分布整合は、以下の
条件で得られる。 T8＝T9及びt4＝t40 ここで、 T8＝〔n2／4−n2／3,5／2n2／4〕1/2・n4t4
及び T9＝〔n2／40−n2／30,50,60／2n2／40〕1/2・n40t
40 である。ここで、n3,5及びn30,50,60はそれぞれ領域
８又は１０及び９中の各クラツド層（添字が示
す）の屈折率である。 より実際的な非理想的なモード分布整合条件下
において、整合の程度はモード分布整合係数ηnpn
で表される。ηnpnは以下のように表される。 ηnpn＝〔∫G8（β−α）G9（β）ｄ（β）〕2／∫G8 2
（β）dβ∫G9 2（β）dβ ここで、Gi（β）は領域ｉ、ｉ＝８，９中の伝
播モードの電界分布、βは〈100〉方向の層の厚
さ、αは領域８及び９中の導波路の物理的な中心
軸間で、〈100〉方向に測定したオフセツト距離で
ある。Gi（β）の電界分布はたとえばデー・マー
キユーズ（D.Marcuse）、“光伝送光学”、フア
ン・ノストランド（Van Nostrand）1972中に見
い出される。層４０のいくつかの異なる厚さt40
に対する中心オフセツトの関数として、モード分
布整合係数の変化を示すため、以下に表を含め
た。
【表】
上の表の場合、ポリイミド／SiO2誘電体導波
路はInGaAsP／InPヘテロ構造系で、層４の厚さ
t4は0.15μｍ、λは1.3μｍである。
路はInGaAsP／InPヘテロ構造系で、層４の厚さ
t4は0.15μｍ、λは1.3μｍである。
第１図は〈011〉方向に沿つたストライプを有
する100面上に堆積された帯状マスクをもつ多層
半導体ヘテロ構造基体の一部を示す図、第２，
３，４及び５図は滑らかな結晶学的表面を露出す
るためのエツチング例における４段階の各工程を
経た後の、第１図の半導体基体の構造的変化を示
す図、第６図は第５図の半導体基体の表面１７上
の第１の誘電体導波路層の形成を示す図、第７図
は第６図の半導体及び誘電体基体の表面３１上へ
の第２の誘電体導波路層形成を示す図、第８図は
第７図の半導体及び誘電体基体の表面４１上への
第３の誘電体導波路層形成を示す図、第９図は第
２の誘電体導波路層の選択された部分を除去した
後の、第７図の半導体基体の構造的変化を示す
図、第１０図は第９図の半導体及び誘電体基体上
への第３の誘電体導波路層の形成を示す図であ
る。 主要部分の符号の説明、６……基板層、１７…
…基板層の主表面、２，３，４，５……材料領
域、４……活性層、３０……第１クラツド領域、
４０……コア、１６……溝の垂直面。
する100面上に堆積された帯状マスクをもつ多層
半導体ヘテロ構造基体の一部を示す図、第２，
３，４及び５図は滑らかな結晶学的表面を露出す
るためのエツチング例における４段階の各工程を
経た後の、第１図の半導体基体の構造的変化を示
す図、第６図は第５図の半導体基体の表面１７上
の第１の誘電体導波路層の形成を示す図、第７図
は第６図の半導体及び誘電体基体の表面３１上へ
の第２の誘電体導波路層形成を示す図、第８図は
第７図の半導体及び誘電体基体の表面４１上への
第３の誘電体導波路層形成を示す図、第９図は第
２の誘電体導波路層の選択された部分を除去した
後の、第７図の半導体基体の構造的変化を示す
図、第１０図は第９図の半導体及び誘電体基体上
への第３の誘電体導波路層の形成を示す図であ
る。 主要部分の符号の説明、６……基板層、１７…
…基板層の主表面、２，３，４，５……材料領
域、４……活性層、３０……第１クラツド領域、
４０……コア、１６……溝の垂直面。
Claims (1)
- 【特許請求の範囲】 １ (a) 水平に配置した基板層６、 (b) 基板層の主表面１７上の少なくとも一部に載
置され、３元または４元−化合物半導体材
料を含む材料領域２，３，４，５、 (c) 材料領域中に含まれ、エネルギー付加時に光
を放出することができる、水平に配置した少な
くとも１つの活性層４、 (d) 基板層主表面１７上に載置され、活性層４と
光学的に結合され、第１のクラツド領域３０と
コア４０とを有する導波路、 を含む集積光学装置において、 (e) 基板層主表面１７の中央部分は−化合物
半導体材料がなくなるように材料領域２，３，
４，５中に溝が形成されていること、 (f) 前記溝の境界は、材料領域２，３，４，５
の、対向する一対のほぼ垂直な面１６で規定さ
れること、 (g) 前記垂直面１６の少なくとも一方は、光放出
窓となる、活性層４の一面を含むこと、 (h) 第１クラツド領域３０は基板層主表面１７の
前記中央部分上に載置され、前記垂直面１６に
より境界づけられること、 (i) 第１クラツド領域３０は２酸化シリコンを含
み、基板層６とコア４０より低い屈折率を有す
ること、 (j) コア４０は実質的に誘電体材料から成り、実
質的に第１クラツド領域３０の上側にあり、さ
らに前記光放出窓から放出した光が導波路に結
合されるように光放出窓と当接する端面を有す
ること、 を特徴とする集積光学装置。 ２ 特許請求の範囲第１項記載の装置において、
前記導波路は前記コアの上にある第２のクラツド
領域を有し、前記コアの屈折率は前記第２クラツ
ド領域より高いことを特徴とする集積光学装置。 ３ 特許請求の範囲第１項記載の装置において、
前記誘電体材料はポリイミドを含むことを特徴と
する集積光学装置。 ４ 特許請求の範囲第１項記載の装置において、
前記材料領域は、−半導体材料を含む第１及
び第２の部分を含むヘテロ構造を有し、前記第１
部分は前記主表面の上にあり、前記第２部分は前
記第１部分の少なくとも一部分と接触し、前記第
１部分と第２部分の境界にヘテロ接合が存在する
ことを特徴とする集積光学装置。 ５ 特許請求の範囲第４項記載の装置において、
前記ヘテロ構造は−半導体材料を含み前記第
２部分の少なくとも一部分と接触する第３の部分
をさらに含み、前記第２部分と第３部分の境界に
ヘテロ接合が存在することを特徴とする集積光学
装置。 ６ 特許請求の範囲第４項記載の装置において、
前記第１部分はInPを含み、前記第２部分はIn1-y
GayAsxP1-xを含むことを特徴とする集積光学装
置。 ７ 特許請求の範囲第４項記載の装置において、
前記第１部分はAlrGa1-rAsを含み、前記第２部
分はAlsGa1-sAsを含むことを特徴とする集積光
学装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US337142 | 1982-01-05 | ||
| US06/337,142 US4582390A (en) | 1982-01-05 | 1982-01-05 | Dielectric optical waveguide and technique for fabricating same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58121006A JPS58121006A (ja) | 1983-07-19 |
| JPH0548444B2 true JPH0548444B2 (ja) | 1993-07-21 |
Family
ID=23319291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58000093A Granted JPS58121006A (ja) | 1982-01-05 | 1983-01-05 | 誘電体光導波路及びその形成方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4582390A (ja) |
| JP (1) | JPS58121006A (ja) |
| CA (1) | CA1222652A (ja) |
| DE (1) | DE3300131C2 (ja) |
| FR (1) | FR2519432B1 (ja) |
| GB (1) | GB2112956B (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2152694B (en) * | 1984-01-05 | 1987-06-24 | Standard Telephones Cables Ltd | Wavelength selective optical waveguide coupler |
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| FR3060772B1 (fr) * | 2016-12-20 | 2022-12-30 | Thales Sa | Circuit photonique integre optimise |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US3865646A (en) * | 1972-09-25 | 1975-02-11 | Bell Telephone Labor Inc | Dielectric optical waveguides and technique for fabricating same |
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| US4136928A (en) * | 1977-05-06 | 1979-01-30 | Bell Telephone Laboratories, Incorporated | Optical integrated circuit including junction laser with oblique mirror |
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-
1982
- 1982-01-05 US US06/337,142 patent/US4582390A/en not_active Expired - Lifetime
- 1982-12-16 GB GB08235868A patent/GB2112956B/en not_active Expired
- 1982-12-29 CA CA000418683A patent/CA1222652A/en not_active Expired
-
1983
- 1983-01-03 FR FR8300011A patent/FR2519432B1/fr not_active Expired
- 1983-01-04 DE DE3300131A patent/DE3300131C2/de not_active Expired - Fee Related
- 1983-01-05 JP JP58000093A patent/JPS58121006A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3300131C2 (de) | 1999-10-14 |
| US4582390A (en) | 1986-04-15 |
| CA1222652A (en) | 1987-06-09 |
| GB2112956B (en) | 1985-12-04 |
| DE3300131A1 (de) | 1983-07-14 |
| FR2519432B1 (fr) | 1987-07-10 |
| JPS58121006A (ja) | 1983-07-19 |
| FR2519432A1 (fr) | 1983-07-08 |
| GB2112956A (en) | 1983-07-27 |
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