JPH0548450A - Ｐｌｌシンセサイザ回路 - Google Patents
Ｐｌｌシンセサイザ回路Info
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- JPH0548450A JPH0548450A JP3199182A JP19918291A JPH0548450A JP H0548450 A JPH0548450 A JP H0548450A JP 3199182 A JP3199182 A JP 3199182A JP 19918291 A JP19918291 A JP 19918291A JP H0548450 A JPH0548450 A JP H0548450A
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】本発明はローパスフィルタの時定数を充分確保
しながらロックアップ時間を短縮することを目的とす
る。 【構成】基準分周器２から出力される基準信号ｆｒと比
較分周器４から出力される比較信号ｆｐに基づいて位相
比較器３から出力信号ΦＲ，ΦＰを出力し、その出力信
号ΦＲ，ΦＰをチャージポンプ５、ローパスフィルタ
６、電圧制御発振器７を介して比較分周器４に帰還して
基準信号ｆｒと比較信号ｆｐの周波数及び位相を一致さ
せるように負帰還動作させ、ロック状態時にはロック信
号ＬＤを出力するロック検出回路８を備えてＰＬＬシン
セサイザ回路を構成する。そして、ロック検出回路８が
ロック信号ＬＤを出力していない状態で電圧制御発振器
７の出力信号ＳＶＣＯが設定周波数に一致した場合にリ
セット信号ＰＣを基準分周器２及び比較分周器４に出力
する位相リセット回路１５を設け、該リセット信号ＰＣ
で基準信号ｆｒと比較信号ｆｐの位相を一致させるよう
に構成する。
しながらロックアップ時間を短縮することを目的とす
る。 【構成】基準分周器２から出力される基準信号ｆｒと比
較分周器４から出力される比較信号ｆｐに基づいて位相
比較器３から出力信号ΦＲ，ΦＰを出力し、その出力信
号ΦＲ，ΦＰをチャージポンプ５、ローパスフィルタ
６、電圧制御発振器７を介して比較分周器４に帰還して
基準信号ｆｒと比較信号ｆｐの周波数及び位相を一致さ
せるように負帰還動作させ、ロック状態時にはロック信
号ＬＤを出力するロック検出回路８を備えてＰＬＬシン
セサイザ回路を構成する。そして、ロック検出回路８が
ロック信号ＬＤを出力していない状態で電圧制御発振器
７の出力信号ＳＶＣＯが設定周波数に一致した場合にリ
セット信号ＰＣを基準分周器２及び比較分周器４に出力
する位相リセット回路１５を設け、該リセット信号ＰＣ
で基準信号ｆｒと比較信号ｆｐの位相を一致させるよう
に構成する。
Description
【０００１】
【産業上の利用分野】この発明は出力信号周波数を設定
周波数に対し常に一致させるように動作するＰＬＬシン
セサイザ回路に関するものである。
周波数に対し常に一致させるように動作するＰＬＬシン
セサイザ回路に関するものである。
【０００２】ＰＬＬシンセサイザ回路は設定された周波
数と出力信号周波数とを一致させるように動作する負帰
還回路である。近年、自動車電話や携帯電話等にＰＬＬ
シンセサイザ回路が使用され、そのアクセス時間を短縮
するために出力信号周波数が設定周波数に固定されるま
でに要する時間を短縮することが要請されている。
数と出力信号周波数とを一致させるように動作する負帰
還回路である。近年、自動車電話や携帯電話等にＰＬＬ
シンセサイザ回路が使用され、そのアクセス時間を短縮
するために出力信号周波数が設定周波数に固定されるま
でに要する時間を短縮することが要請されている。
【０００３】
【従来の技術】従来のＰＬＬシンセサイザ回路の一例を
図６及び図７に従って説明すると、水晶発振器１は水晶
振動子の発振に基づく固有周波数の基準クロック信号Ｃ
Ｋを基準分周器２に出力し、基準分周器２は外部から設
定される設定周波数に基づいて基準クロック信号ＣＫを
分周して基準信号ｆｒを位相比較器３に出力する。ま
た、位相比較器３には後記比較分周器４から比較信号ｆ
ｐが出力され、位相比較器３は前記基準信号ｆｒと比較
信号ｆｐとの周波数差及び位相差に応じたパルス信号Φ
Ｒ，ΦＰをチャージポンプ５に出力する。
図６及び図７に従って説明すると、水晶発振器１は水晶
振動子の発振に基づく固有周波数の基準クロック信号Ｃ
Ｋを基準分周器２に出力し、基準分周器２は外部から設
定される設定周波数に基づいて基準クロック信号ＣＫを
分周して基準信号ｆｒを位相比較器３に出力する。ま
た、位相比較器３には後記比較分周器４から比較信号ｆ
ｐが出力され、位相比較器３は前記基準信号ｆｒと比較
信号ｆｐとの周波数差及び位相差に応じたパルス信号Φ
Ｒ，ΦＰをチャージポンプ５に出力する。
【０００４】チャージポンプ５は位相比較器３から出力
されるパルス信号ΦＲ，ΦＰに基づいて出力信号ＳＣＰ
をローパスフィルタ（以下ＬＰＦとする）６に出力す
る。この出力信号ＳＣＰは直流成分にパルス成分が含ま
れたものであり、その直流成分は前記パルス信号ΦＲ，
ΦＰの周波数変動にともなって昇降し、パルス成分はパ
ルス信号ΦＲ，ΦＰの位相差に基づいて変化する。
されるパルス信号ΦＲ，ΦＰに基づいて出力信号ＳＣＰ
をローパスフィルタ（以下ＬＰＦとする）６に出力す
る。この出力信号ＳＣＰは直流成分にパルス成分が含ま
れたものであり、その直流成分は前記パルス信号ΦＲ，
ΦＰの周波数変動にともなって昇降し、パルス成分はパ
ルス信号ΦＲ，ΦＰの位相差に基づいて変化する。
【０００５】ＬＰＦ６はチャージポンプ５の出力信号Ｓ
ＣＰを平滑して高周波成分を除去した出力信号ＳＬＰＦ
を電圧制御発振器（以下ＶＣＯとする）７に出力し、Ｖ
ＣＯ７はＬＰＦ６の出力信号ＳＬＰＦの電圧値に応じた
周波数の出力信号ＳＶＣＯを外部回路に出力するととも
に、前記比較分周器４に出力する。そして、比較分周器
４はＶＣＯ７の出力信号ＳＶＣＯを分周して前記位相比
較器３に出力する。
ＣＰを平滑して高周波成分を除去した出力信号ＳＬＰＦ
を電圧制御発振器（以下ＶＣＯとする）７に出力し、Ｖ
ＣＯ７はＬＰＦ６の出力信号ＳＬＰＦの電圧値に応じた
周波数の出力信号ＳＶＣＯを外部回路に出力するととも
に、前記比較分周器４に出力する。そして、比較分周器
４はＶＣＯ７の出力信号ＳＶＣＯを分周して前記位相比
較器３に出力する。
【０００６】前記位相比較器３から出力されるパルス信
号ΦＲはロック検出回路８にパルス信号ｆΔとして出力
され、そのロック検出回路８は同パルス信号ｆΔのパル
ス幅が一定値以下となった場合あるいは同パルス信号ｆ
Δが全く出力されなくなった場合にロック信号ＬＤを出
力し、ＶＣＯ７の出力信号ＳＶＣＯが変動してパルス信
号ｆΔのパルス幅が一定値以上である場合にはＬレベル
のアンロック信号ＬＤを出力する。
号ΦＲはロック検出回路８にパルス信号ｆΔとして出力
され、そのロック検出回路８は同パルス信号ｆΔのパル
ス幅が一定値以下となった場合あるいは同パルス信号ｆ
Δが全く出力されなくなった場合にロック信号ＬＤを出
力し、ＶＣＯ７の出力信号ＳＶＣＯが変動してパルス信
号ｆΔのパルス幅が一定値以上である場合にはＬレベル
のアンロック信号ＬＤを出力する。
【０００７】このように構成されたＰＬＬシンセサイザ
回路では基準信号ｆｒと比較信号ｆｐの周波数及び位相
が一致するロック状態から例えば比較信号ｆｐの設定を
変更してその周波数を引き下げると、図７に示すように
基準信号ｆｒと比較信号ｆｐの周波数及び位相にずれが
生じると、位相比較器３からパルス信号ΦＲ，ΦＰが出
力されてＬレベルのアンロック信号ＬＤが出力される状
態となり、チャージポンプ５の出力信号ＳＣＰの直流成
分が変動するとともにパルス成分が生じ、その出力信号
ＳＣＰに基づいてＬＰＦ６の出力信号ＳＬＰＦの電圧レ
ベルが上昇し、やがてＬＰＦ６の出力信号ＳＬＰＦが新
たに設定された比較信号ｆｐに対応した電圧レベルに収
束してロック状態に復帰する。
回路では基準信号ｆｒと比較信号ｆｐの周波数及び位相
が一致するロック状態から例えば比較信号ｆｐの設定を
変更してその周波数を引き下げると、図７に示すように
基準信号ｆｒと比較信号ｆｐの周波数及び位相にずれが
生じると、位相比較器３からパルス信号ΦＲ，ΦＰが出
力されてＬレベルのアンロック信号ＬＤが出力される状
態となり、チャージポンプ５の出力信号ＳＣＰの直流成
分が変動するとともにパルス成分が生じ、その出力信号
ＳＣＰに基づいてＬＰＦ６の出力信号ＳＬＰＦの電圧レ
ベルが上昇し、やがてＬＰＦ６の出力信号ＳＬＰＦが新
たに設定された比較信号ｆｐに対応した電圧レベルに収
束してロック状態に復帰する。
【０００８】
【発明が解決しようとする課題】上記のようにＰＬＬシ
ンセサイザ回路の比較信号ｆｐの周波数を引き下げる
と、例えば図８に実線で示すようにＬＰＦ６の出力信号
ＳＬＰＦはＶ１からＶ２に上昇するがＶ２付近まで上昇
した出力信号ＳＬＰＦは基準信号ｆｒと比較信号ｆｐの
周波数が一致しても位相差が生じているためにオーバー
シュート及びアンダーシュートを繰り返しながらＶ２に
収束する。従って、比較信号ｆｐの設定が変更されて出
力信号ＳＬＰＦがＶ１から上昇してＶ２に収束するまで
に要するロックアップ時間が長いという問題点がある。
一方、ＬＰＦ６の時定数を小さくすればオーバーシュー
ト及びアンダーシュートを小さくしてロックアップ時間
を短縮することはできるが、ＬＰＦ６の時定数を小さく
するとチャージポンプ５の出力信号ＳＣＰに含まれるパ
ルス成分を充分に除去できなくなってＶＣＯ７の出力信
号ＳＶＣＯの周波数が不安定となる。
ンセサイザ回路の比較信号ｆｐの周波数を引き下げる
と、例えば図８に実線で示すようにＬＰＦ６の出力信号
ＳＬＰＦはＶ１からＶ２に上昇するがＶ２付近まで上昇
した出力信号ＳＬＰＦは基準信号ｆｒと比較信号ｆｐの
周波数が一致しても位相差が生じているためにオーバー
シュート及びアンダーシュートを繰り返しながらＶ２に
収束する。従って、比較信号ｆｐの設定が変更されて出
力信号ＳＬＰＦがＶ１から上昇してＶ２に収束するまで
に要するロックアップ時間が長いという問題点がある。
一方、ＬＰＦ６の時定数を小さくすればオーバーシュー
ト及びアンダーシュートを小さくしてロックアップ時間
を短縮することはできるが、ＬＰＦ６の時定数を小さく
するとチャージポンプ５の出力信号ＳＣＰに含まれるパ
ルス成分を充分に除去できなくなってＶＣＯ７の出力信
号ＳＶＣＯの周波数が不安定となる。
【０００９】この発明の目的は、ＬＰＦの時定数を充分
に確保しながらロックアップ時間を短縮可能とするＰＬ
Ｌシンセサイザ回路を提供することにある。
に確保しながらロックアップ時間を短縮可能とするＰＬ
Ｌシンセサイザ回路を提供することにある。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、基準分周器２から出力される基準
信号ｆｒと比較分周器４から出力される比較信号ｆｐを
位相比較器３に入力して該位相比較器３から前記両信号
ｆｒ，ｆｐの位相差に基づいてパルス幅が増減する出力
信号ΦＲ，ΦＰを出力し、前記位相比較器３の出力信号
ΦＲ，ΦＰをチャージポンプ５でアナログ電圧信号ＳＣ
Ｐに変換し、前記チャージポンプ５の出力信号ＳＣＰを
ローパスフィルタ６を介して電圧制御発振器７に出力
し、前記電圧制御発振器７の出力信号ＳＶＣＯを前記比
較分周器４に出力して前記基準信号ｆｒと比較信号ｆｐ
の周波数及び位相を一致させるように負帰還動作し、前
記位相比較器３の出力信号ΦＲ，ΦＰのパルス幅が所定
値以上のときはロック信号ＬＤを出力せず、所定値以下
のときはロック信号ＬＤを出力するロック検出回路８を
備えてＰＬＬシンセサイザ回路を構成する。そして、前
記ロック検出回路８がロック信号ＬＤを出力していない
状態で前記電圧制御発振器７の出力信号ＳＶＣＯの周波
数が負帰還動作による収束の初期状態において設定周波
数に一致した場合または近づいた場合にリセット信号Ｐ
Ｃを出力する位相リセット回路１５を設け、該リセット
信号ＰＣを前記基準分周器２及び比較分周器４に出力し
て前記基準信号ｆｒと前記比較信号ｆｐの位相を強制的
に一致させている。
図である。すなわち、基準分周器２から出力される基準
信号ｆｒと比較分周器４から出力される比較信号ｆｐを
位相比較器３に入力して該位相比較器３から前記両信号
ｆｒ，ｆｐの位相差に基づいてパルス幅が増減する出力
信号ΦＲ，ΦＰを出力し、前記位相比較器３の出力信号
ΦＲ，ΦＰをチャージポンプ５でアナログ電圧信号ＳＣ
Ｐに変換し、前記チャージポンプ５の出力信号ＳＣＰを
ローパスフィルタ６を介して電圧制御発振器７に出力
し、前記電圧制御発振器７の出力信号ＳＶＣＯを前記比
較分周器４に出力して前記基準信号ｆｒと比較信号ｆｐ
の周波数及び位相を一致させるように負帰還動作し、前
記位相比較器３の出力信号ΦＲ，ΦＰのパルス幅が所定
値以上のときはロック信号ＬＤを出力せず、所定値以下
のときはロック信号ＬＤを出力するロック検出回路８を
備えてＰＬＬシンセサイザ回路を構成する。そして、前
記ロック検出回路８がロック信号ＬＤを出力していない
状態で前記電圧制御発振器７の出力信号ＳＶＣＯの周波
数が負帰還動作による収束の初期状態において設定周波
数に一致した場合または近づいた場合にリセット信号Ｐ
Ｃを出力する位相リセット回路１５を設け、該リセット
信号ＰＣを前記基準分周器２及び比較分周器４に出力し
て前記基準信号ｆｒと前記比較信号ｆｐの位相を強制的
に一致させている。
【００１１】また、図２に示すように前記位相リセット
回路は前記基準信号ｆｒと前記比較信号ｆｐの周波数を
比較し、該周波数が一致した場合には該基準信号ｆｒと
該比較信号ｆｐの位相を強制的に一致させるリセット信
号ＰＣを前記基準分周器２と前記比較分周器４とに出力
する周波数比較回路９で構成した。
回路は前記基準信号ｆｒと前記比較信号ｆｐの周波数を
比較し、該周波数が一致した場合には該基準信号ｆｒと
該比較信号ｆｐの位相を強制的に一致させるリセット信
号ＰＣを前記基準分周器２と前記比較分周器４とに出力
する周波数比較回路９で構成した。
【００１２】また、図５に示すように前記位相リセット
回路は前記ローパスフィルタ６の出力電圧ＳＬＰＦとあ
らかじめ設定された基準電圧とを比較し、該出力電圧Ｓ
ＬＰＦと該基準電圧とが一致した場合には前記基準信号
ｆｒと該比較信号ｆｐの位相を強制的に一致させるリセ
ット信号ＰＣを前記基準分周器２と前記比較分周器４と
に出力する電圧比較回路１３で構成した。
回路は前記ローパスフィルタ６の出力電圧ＳＬＰＦとあ
らかじめ設定された基準電圧とを比較し、該出力電圧Ｓ
ＬＰＦと該基準電圧とが一致した場合には前記基準信号
ｆｒと該比較信号ｆｐの位相を強制的に一致させるリセ
ット信号ＰＣを前記基準分周器２と前記比較分周器４と
に出力する電圧比較回路１３で構成した。
【００１３】
【作用】ロック検出回路８がロック信号ＬＤを出力して
いない状態で前記電圧制御発振器７の出力信号ＳＶＣＯ
の周波数が設定周波数に一致しあるいは近づくと、位相
リセット回路１５が基準分周器２と比較分周器４とにリ
セット信号ＰＣを出力して基準信号ｆｒと比較信号ｆｐ
の位相が強制的に揃えられる。
いない状態で前記電圧制御発振器７の出力信号ＳＶＣＯ
の周波数が設定周波数に一致しあるいは近づくと、位相
リセット回路１５が基準分周器２と比較分周器４とにリ
セット信号ＰＣを出力して基準信号ｆｒと比較信号ｆｐ
の位相が強制的に揃えられる。
【００１４】また、図２に示す構成では基準信号ｆｒと
比較信号ｆｐの周波数が周波数比較回路９で比較され、
その周波数が一致した場合に基準分周器２と比較分周器
４とにリセット信号ＰＣが出力される。
比較信号ｆｐの周波数が周波数比較回路９で比較され、
その周波数が一致した場合に基準分周器２と比較分周器
４とにリセット信号ＰＣが出力される。
【００１５】また、図５に示す構成ではローパスフィル
タ６の出力電圧ＳＬＰＦとあらかじめ設定された基準電
圧とが電圧比較回路１３で比較され、両者が一致した場
合に基準分周器２と比較分周器４とにリセット信号ＰＣ
が出力される。
タ６の出力電圧ＳＬＰＦとあらかじめ設定された基準電
圧とが電圧比較回路１３で比較され、両者が一致した場
合に基準分周器２と比較分周器４とにリセット信号ＰＣ
が出力される。
【００１６】
【実施例】以下、この発明を具体化した第一の実施例を
図２〜図４に従って説明する。なお、前記従来例と同一
構成部分は同一番号を付してその詳細な説明を省略す
る。
図２〜図４に従って説明する。なお、前記従来例と同一
構成部分は同一番号を付してその詳細な説明を省略す
る。
【００１７】図２に示すように、この実施例のＰＬＬシ
ンセサイザ回路は前記従来例に対し周波数比較回路９を
加えた点においてのみ相違し、その周波数比較回路９に
はクロック信号ＣＫと前記基準分周器２から出力される
基準信号ｆｒと比較分周器４から出力される比較信号ｆ
ｐとロック検出回路８から出力されるロック信号ＬＤが
入力され、ロック信号ＬＤが入力されている状態で基準
信号ｆｒと比較信号ｆｐとの周波数が一致すると基準分
周器２及び比較分周器４に基準信号ｆｒと比較信号ｆｐ
との位相を強制的に一致させる出力信号ＰＣを出力す
る。
ンセサイザ回路は前記従来例に対し周波数比較回路９を
加えた点においてのみ相違し、その周波数比較回路９に
はクロック信号ＣＫと前記基準分周器２から出力される
基準信号ｆｒと比較分周器４から出力される比較信号ｆ
ｐとロック検出回路８から出力されるロック信号ＬＤが
入力され、ロック信号ＬＤが入力されている状態で基準
信号ｆｒと比較信号ｆｐとの周波数が一致すると基準分
周器２及び比較分周器４に基準信号ｆｒと比較信号ｆｐ
との位相を強制的に一致させる出力信号ＰＣを出力す
る。
【００１８】その周波数比較回路９の構成を図３及び図
４に従って説明すると、クロック信号ＣＫは例えば３段
構成のカウンタ回路Ｃ１〜Ｃ３の初段に入力され、各カ
ウンタ回路Ｃ１〜Ｃ３の出力信号ＱはＮＡＮＤ回路１０
に入力されている。また、各カウンタ回路Ｃ１〜Ｃ３に
はラッチ回路１１から基準信号ｆｒに基づく入力データ
Ｄが入力され、その入力データに基づいて各カウンタ回
路Ｃ１〜Ｃ３及びＮＡＮＤ回路１０によりクロック信号
ＣＫが分周されて出力される。ＮＡＮＤ回路１０の出力
信号はクロック信号ＣＫに基づいて動作する３段のシフ
トレジスタ回路Ｒ１〜Ｒ３を介して出力信号ｆｒ1 とし
て出力され、この出力信号ｆｒ1 は基準信号ｆｒと同一
周波数となるように設定されている。従って、カウンタ
回路Ｃ１〜Ｃ３とＮＡＮＤ回路１０及びシフトレジスタ
回路Ｒ１〜Ｒ３からなる回路は前記基準分周器２と同一
構成となっている。
４に従って説明すると、クロック信号ＣＫは例えば３段
構成のカウンタ回路Ｃ１〜Ｃ３の初段に入力され、各カ
ウンタ回路Ｃ１〜Ｃ３の出力信号ＱはＮＡＮＤ回路１０
に入力されている。また、各カウンタ回路Ｃ１〜Ｃ３に
はラッチ回路１１から基準信号ｆｒに基づく入力データ
Ｄが入力され、その入力データに基づいて各カウンタ回
路Ｃ１〜Ｃ３及びＮＡＮＤ回路１０によりクロック信号
ＣＫが分周されて出力される。ＮＡＮＤ回路１０の出力
信号はクロック信号ＣＫに基づいて動作する３段のシフ
トレジスタ回路Ｒ１〜Ｒ３を介して出力信号ｆｒ1 とし
て出力され、この出力信号ｆｒ1 は基準信号ｆｒと同一
周波数となるように設定されている。従って、カウンタ
回路Ｃ１〜Ｃ３とＮＡＮＤ回路１０及びシフトレジスタ
回路Ｒ１〜Ｒ３からなる回路は前記基準分周器２と同一
構成となっている。
【００１９】前記出力信号ｆｒ1 と前記比較信号ｆｐは
ＡＮＤ回路１１とＯＲ回路１２ａとにそれぞれ入力さ
れ、ＡＮＤ回路１１のＬレベルの出力信号ｆｒp が前記
カウンタ回路Ｃ１〜Ｃ３にリセット信号Ｒとして入力さ
れる。ＯＲ回路１２ａの出力信号ＦＯはＯＲ回路１２ｂ
の一方の入力端子に入力され、ＯＲ回路１２ｂの他方の
入力端子には前記ロック検出回路８からロック信号ＬＤ
が入力される。そして、ＯＲ回路１２ｂの出力信号ＰＣ
は前記基準分周器２及び比較分周器４に出力され、その
Ｌレベルの出力信号ＰＣに基づいて基準分周器２及び比
較分周器４から出力される基準信号ｆｒと比較信号ｆｐ
の位相が強制的に揃えられるようになっている。
ＡＮＤ回路１１とＯＲ回路１２ａとにそれぞれ入力さ
れ、ＡＮＤ回路１１のＬレベルの出力信号ｆｒp が前記
カウンタ回路Ｃ１〜Ｃ３にリセット信号Ｒとして入力さ
れる。ＯＲ回路１２ａの出力信号ＦＯはＯＲ回路１２ｂ
の一方の入力端子に入力され、ＯＲ回路１２ｂの他方の
入力端子には前記ロック検出回路８からロック信号ＬＤ
が入力される。そして、ＯＲ回路１２ｂの出力信号ＰＣ
は前記基準分周器２及び比較分周器４に出力され、その
Ｌレベルの出力信号ＰＣに基づいて基準分周器２及び比
較分周器４から出力される基準信号ｆｒと比較信号ｆｐ
の位相が強制的に揃えられるようになっている。
【００２０】次に、上記のように構成されたＰＬＬシン
セサイザ回路の動作を図４に従って説明する。さて、Ｖ
ＣＯ７の出力信号ＳＶＣＯの周波数がほぼ一定状態に維
持されるロック状態ではロック検出回路８の出力信号Ｌ
ＤはＨレベルとなり、この状態では周波数比較回路９の
出力信号ＰＣはＨレベルに維持されている。この状態か
ら設定周波数を引き上げて基準信号ｆｒと比較信号ｆｐ
との間に周波数及び位相の差が生じると、位相比較器３
からパルス信号ΦＲが出力され、そのパルス信号ΦＲと
同一のパルス信号ｆΔがロック検出回路８に出力され
る。そして、ロック検出回路８はそのパルス信号ｆΔが
のパルス幅が一定値以上であることを判別してＬレベル
のアンロック信号ＬＤを出力する。
セサイザ回路の動作を図４に従って説明する。さて、Ｖ
ＣＯ７の出力信号ＳＶＣＯの周波数がほぼ一定状態に維
持されるロック状態ではロック検出回路８の出力信号Ｌ
ＤはＨレベルとなり、この状態では周波数比較回路９の
出力信号ＰＣはＨレベルに維持されている。この状態か
ら設定周波数を引き上げて基準信号ｆｒと比較信号ｆｐ
との間に周波数及び位相の差が生じると、位相比較器３
からパルス信号ΦＲが出力され、そのパルス信号ΦＲと
同一のパルス信号ｆΔがロック検出回路８に出力され
る。そして、ロック検出回路８はそのパルス信号ｆΔが
のパルス幅が一定値以上であることを判別してＬレベル
のアンロック信号ＬＤを出力する。
【００２１】位相比較器３からパルス信号ΦＲに基づい
てチャージポンプ５の出力信号ＳＣＰが変動してＬＰＦ
６の出力信号ＳＬＰＦの電位が上昇し、これにともなっ
てＶＣＯ７の出力信号ＳＶＣＯの周波数が上昇して比較
分周器４から出力される比較信号ｆｐの周波数が上昇す
る。
てチャージポンプ５の出力信号ＳＣＰが変動してＬＰＦ
６の出力信号ＳＬＰＦの電位が上昇し、これにともなっ
てＶＣＯ７の出力信号ＳＶＣＯの周波数が上昇して比較
分周器４から出力される比較信号ｆｐの周波数が上昇す
る。
【００２２】このとき、カウンタ回路Ｃ１〜Ｃ３の動作
はＡＮＤ回路１１の出力信号ｆｒpに基づいてリセット
されるため、出力信号ｆｒ1 と比較信号ｆｐの周波数が
一致すると出力信号ｆｒ1 と比較信号ｆｐとが同期して
Ｌレベルとなる。すると、ＯＲ回路１２ａはＬレベルの
出力信号ＦＯを出力し、その出力信号ＦＯに基づいてＯ
Ｒ回路１２ｂはＬレベルの出力信号ＰＣを基準分周器２
及び比較分周器４にリセット信号として出力する。そし
て、基準分周器２と比較分周器４ではその出力信号ＰＣ
に基づいて基準信号ｆｒと比較信号ｆｐの位相を揃える
ように動作し、これに基づいて位相比較器３の出力信号
ΦＲ，ΦＰ及びｆΔにパルス成分がなくなり、ロック検
出回路８はＨレベルのロック信号ＬＤを出力して周波数
比較回路９の出力信号ＰＣがＨレベルとなるとともに、
ＶＣＯ７の出力信号ＳＶＣＯの周波数もほぼ一定とな
る。
はＡＮＤ回路１１の出力信号ｆｒpに基づいてリセット
されるため、出力信号ｆｒ1 と比較信号ｆｐの周波数が
一致すると出力信号ｆｒ1 と比較信号ｆｐとが同期して
Ｌレベルとなる。すると、ＯＲ回路１２ａはＬレベルの
出力信号ＦＯを出力し、その出力信号ＦＯに基づいてＯ
Ｒ回路１２ｂはＬレベルの出力信号ＰＣを基準分周器２
及び比較分周器４にリセット信号として出力する。そし
て、基準分周器２と比較分周器４ではその出力信号ＰＣ
に基づいて基準信号ｆｒと比較信号ｆｐの位相を揃える
ように動作し、これに基づいて位相比較器３の出力信号
ΦＲ，ΦＰ及びｆΔにパルス成分がなくなり、ロック検
出回路８はＨレベルのロック信号ＬＤを出力して周波数
比較回路９の出力信号ＰＣがＨレベルとなるとともに、
ＶＣＯ７の出力信号ＳＶＣＯの周波数もほぼ一定とな
る。
【００２３】従って、このＰＬＬシンセサイザ回路では
比較信号ｆｐの周波数を引き下げると、例えば図８に破
線で示すようにＬＰＦ６の出力信号ＳＬＰＦはＶ１から
Ｖ２に上昇した時点で直ちに固定され、オーバーシュー
ト及びアンダーシュートを繰り返すことなくＶ２に収束
する。この結果、ＬＰＦ６の時定数を小さくすることな
く出力信号ＳＬＰＦがＶ１から上昇してＶ２に収束する
までに要する時間を短縮することができるので、ＶＣＯ
７の出力信号ＳＶＣＯの周波数の切り換えに要するロッ
クアップ時間を短縮することができる。
比較信号ｆｐの周波数を引き下げると、例えば図８に破
線で示すようにＬＰＦ６の出力信号ＳＬＰＦはＶ１から
Ｖ２に上昇した時点で直ちに固定され、オーバーシュー
ト及びアンダーシュートを繰り返すことなくＶ２に収束
する。この結果、ＬＰＦ６の時定数を小さくすることな
く出力信号ＳＬＰＦがＶ１から上昇してＶ２に収束する
までに要する時間を短縮することができるので、ＶＣＯ
７の出力信号ＳＶＣＯの周波数の切り換えに要するロッ
クアップ時間を短縮することができる。
【００２４】次に、この発明を具体化した第二の実施例
を図５に従って説明する。この実施例は前記第一の実施
例の周波数比較回路９に換えて電圧比較回路１３と基準
電圧発生回路１４とを設けた点においてのみ相違する。
そして、基準電圧発生回路１４には切り換えられるべき
複数の周波数に対応する複数の基準電圧が予め設定され
ていてそのいずれかが選択されて電圧比較回路１３に出
力され、電圧比較回路１３はＬＰＦ６の出力信号ＳＬＰ
Ｆの電圧レベルと基準電圧発生回路１４から出力される
基準電圧とを比較して両者が一致すれば基準分周器２及
び比較分周器４に基準信号ｆｒと比較信号ｆｐの位相を
揃えさせる出力信号ＰＣを出力する。
を図５に従って説明する。この実施例は前記第一の実施
例の周波数比較回路９に換えて電圧比較回路１３と基準
電圧発生回路１４とを設けた点においてのみ相違する。
そして、基準電圧発生回路１４には切り換えられるべき
複数の周波数に対応する複数の基準電圧が予め設定され
ていてそのいずれかが選択されて電圧比較回路１３に出
力され、電圧比較回路１３はＬＰＦ６の出力信号ＳＬＰ
Ｆの電圧レベルと基準電圧発生回路１４から出力される
基準電圧とを比較して両者が一致すれば基準分周器２及
び比較分周器４に基準信号ｆｒと比較信号ｆｐの位相を
揃えさせる出力信号ＰＣを出力する。
【００２５】このような構成により基準信号ｆｒの設定
を変更した場合には当該基準信号ｆｒに対応する基準電
圧を基準電圧発生回路１４から電圧比較回路１３に出力
させれば、基準信号ｆｒと比較信号ｆｐの周波数が一致
した時点で両信号ｆｒ，ｆｐの位相を揃えることができ
るので、前記第一の実施例と同様にロックアップ時間を
短縮することができる。
を変更した場合には当該基準信号ｆｒに対応する基準電
圧を基準電圧発生回路１４から電圧比較回路１３に出力
させれば、基準信号ｆｒと比較信号ｆｐの周波数が一致
した時点で両信号ｆｒ，ｆｐの位相を揃えることができ
るので、前記第一の実施例と同様にロックアップ時間を
短縮することができる。
【００２６】
【発明の効果】以上詳述したように、この発明はＰＬＬ
シンセサイザ回路のローパスフィルタの時定数を充分に
確保しながらロックアップ時間を短縮することができる
優れた効果を発揮する。
シンセサイザ回路のローパスフィルタの時定数を充分に
確保しながらロックアップ時間を短縮することができる
優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】第一の実施例を示すブロック図である。
【図３】第一の実施例の周波数比較回路を示す回路図で
ある。
ある。
【図４】第一の実施例の動作を示す波形図である。
【図５】第二の実施例を示すブロック図である。
【図６】従来例を示すブロック図である。
【図７】従来例の動作を示す波形図である。
【図８】ローパスフィルタの出力信号を示す波形図であ
る。
る。
２ 基準分周器 ３ 位相比較器 ４ 比較分周器 ５ チャージポンプ ６ ローパスフィルタ ７ 電圧制御発振器 ８ ロック検出回路 １５ 位相リセット回路 ｆｒ 基準信号 ｆｐ 比較信号 ΦＲ，ΦＰ 出力信号 ＳＣＰ アナログ電圧信号 ＬＤ ロック信号 ＰＣ リセット信号
Claims (3)
- 【請求項１】 基準分周器（２）から出力される基準信
号（ｆｒ）と比較分周器（４）から出力される比較信号
（ｆｐ）を位相比較器（３）に入力して該位相比較器
（３）から前記両信号（ｆｒ，ｆｐ）の位相差に基づい
てパルス幅が増減する出力信号（ΦＲ，ΦＰ）を出力
し、前記位相比較器３の出力信号（ΦＲ，ΦＰ）をチャ
ージポンプ（５）でアナログ電圧信号（ＳＣＰ）に変換
し、前記チャージポンプ（５）の出力信号（ＳＣＰ）を
ローパスフィルタ（６）を介して電圧制御発振器（７）
に出力し、前記電圧制御発振器（７）の出力信号（ＳＶ
ＣＯ）を前記比較分周器（４）に出力して前記基準信号
（ｆｒ）と比較信号（ｆｐ）の周波数及び位相を一致さ
せるように負帰還動作し、前記位相比較器（３）の出力
信号（ΦＲ，ΦＰ）のパルス幅が所定値以上のときはロ
ック信号（ＬＤ）を出力せず、所定値以下のときはロッ
ク信号（ＬＤ）を出力するロック検出回路（８）を備え
たＰＬＬシンセサイザ回路であって、 前記ロック検出回路（８）がロック信号（ＬＤ）を出力
していない状態で前記電圧制御発振器（７）の出力信号
（ＳＶＣＯ）の周波数が負帰還動作による収束の初期状
態において設定周波数に一致した場合または近づいた場
合にリセット信号（ＰＣ）を出力する位相リセット回路
（１５）を設け、該リセット信号（ＰＣ）を前記基準分
周器（２）及び比較分周器（４）に出力して前記基準信
号（ｆｒ）と前記比較信号（ｆｐ）の位相を強制的に一
致させたことを特徴とするＰＬＬシンセサイザ回路。 - 【請求項２】 前記位相リセット回路は前記基準信号
（ｆｒ）と前記比較信号（ｆｐ）の周波数を比較し、該
周波数が一致した場合には該基準信号（ｆｒ）と該比較
信号（ｆｐ）の位相を強制的に一致させるリセット信号
（ＰＣ）を前記基準分周器（２）と前記比較分周器
（４）とに出力する周波数比較回路（９）で構成したこ
とを特徴とする請求項１記載のＰＬＬシンセサイザ回
路。 - 【請求項３】 前記位相リセット回路は前記ローパスフ
ィルタ（６）の出力電圧（ＳＬＰＦ）とあらかじめ設定
された基準電圧とを比較し、該出力電圧（ＳＬＰＦ）と
該基準電圧とが一致した場合には前記基準信号（ｆｒ）
と該比較信号（ｆｐ）の位相を強制的に一致させるリセ
ット信号（ＰＣ）を前記基準分周器（２）と前記比較分
周器（４）とに出力する電圧比較回路（１３）で構成し
たことを特徴とする請求項１記載のＰＬＬシンセサイザ
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3199182A JPH0548450A (ja) | 1991-08-08 | 1991-08-08 | Ｐｌｌシンセサイザ回路 |
| EP19920307223 EP0527603A3 (en) | 1991-08-08 | 1992-08-07 | Pll synthesizer circuitry |
| US08/089,644 US5304954A (en) | 1991-08-08 | 1993-07-12 | PLL synthesizer having frequency dividers with reset control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3199182A JPH0548450A (ja) | 1991-08-08 | 1991-08-08 | Ｐｌｌシンセサイザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548450A true JPH0548450A (ja) | 1993-02-26 |
Family
ID=16403507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3199182A Withdrawn JPH0548450A (ja) | 1991-08-08 | 1991-08-08 | Ｐｌｌシンセサイザ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5304954A (ja) |
| EP (1) | EP0527603A3 (ja) |
| JP (1) | JPH0548450A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6173025B1 (en) | 1997-05-02 | 2001-01-09 | Nec Corporation | PLL frequency synthesizer using frequency dividers reset by initial phase difference |
| JP2012075000A (ja) * | 2010-09-29 | 2012-04-12 | Toshiba Corp | 位相同期回路及び無線機 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4232609A1 (de) * | 1992-09-29 | 1994-03-31 | Bosch Gmbh Robert | PLL-Schaltung |
| US5535337A (en) * | 1992-12-22 | 1996-07-09 | 3Com Corporation | Port circuit for a token ring concentrator having phase lock loop timing recovery with additional circuitry to verify appropriate signals |
| FR2704373B1 (fr) * | 1993-04-20 | 1995-06-30 | Bouvier Jacky | Procede pour favoriser l'activation d'une boucle a verrouillage de phase et boucle correspondante. |
| US5497126A (en) * | 1993-11-09 | 1996-03-05 | Motorola, Inc. | Phase synchronization circuit and method therefor for a phase locked loop |
| JP3358335B2 (ja) * | 1994-11-04 | 2002-12-16 | 富士通株式会社 | クロック信号再生回路及び電圧制御発振器の負荷容量制御回路 |
| JP2924773B2 (ja) * | 1996-03-28 | 1999-07-26 | 日本電気株式会社 | 位相同期システム |
| WO1998007272A1 (en) * | 1996-08-13 | 1998-02-19 | Fujitsu General Limited | Pll circuit for digital display device |
| KR100382328B1 (ko) * | 1997-01-23 | 2003-12-18 | 산요 덴키 가부시키가이샤 | Pll회로및위상록검출회로 |
| JP3024614B2 (ja) * | 1997-10-24 | 2000-03-21 | 日本電気株式会社 | ばらつき補償技術による半導体集積回路 |
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| US10686456B2 (en) | 2018-03-09 | 2020-06-16 | Texas Instruments Incorporated | Cycle slip detection and correction in phase-locked loop |
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|---|---|---|---|---|
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| DE2856211A1 (de) * | 1978-12-27 | 1980-07-03 | Licentia Gmbh | Digitale phasenregelschaltung mit einer hilfsschaltung |
| US4817199A (en) * | 1987-07-17 | 1989-03-28 | Rockwell International Corporation | Phase locked loop having reduced response time |
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| JP2841693B2 (ja) * | 1990-04-19 | 1998-12-24 | 日本電気株式会社 | Ｐｌｌ周波数シンセサイザ |
-
1991
- 1991-08-08 JP JP3199182A patent/JPH0548450A/ja not_active Withdrawn
-
1992
- 1992-08-07 EP EP19920307223 patent/EP0527603A3/en not_active Withdrawn
-
1993
- 1993-07-12 US US08/089,644 patent/US5304954A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2012075000A (ja) * | 2010-09-29 | 2012-04-12 | Toshiba Corp | 位相同期回路及び無線機 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0527603A2 (en) | 1993-02-17 |
| EP0527603A3 (en) | 1993-09-15 |
| US5304954A (en) | 1994-04-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |