JPH04223716A - Ｐｌｌシンセサイザ回路 - Google Patents

Ｐｌｌシンセサイザ回路

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JPH04223716A
JPH04223716A JP2406924A JP40692490A JPH04223716A JP H04223716 A JPH04223716 A JP H04223716A JP 2406924 A JP2406924 A JP 2406924A JP 40692490 A JP40692490 A JP 40692490A JP H04223716 A JPH04223716 A JP H04223716A
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JP
Japan
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frequency
output signal
pass filter
low
phase
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JP2406924A
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Shinji Saito
伸二 斎藤
Satoru Kobayashi
哲 小林
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Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
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Publication date
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Priority to KR1019910024378A priority patent/KR960000809B1/ko
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＰＬＬ（　Ｐｈａｓｅ　
Ｌｏｃｋｅｄ　Ｌｏｏｐ　）　シンセサイザ回路に関す
る。
【０００２】
【従来の技術】従来、ＰＬＬシンセサイザ回路として、
図７に、その回路図を示すようなものが提案されている
。図中、１は水晶発振器、２は基準分周器、３は比較分
周器、４は位相比較器、５はチャージポンプ回路、６は
ローパスフィルタ、７は電圧制御発振器であり、このＰ
ＬＬシンセサイザ回路は、水晶発振器１の出力信号を分
周してなる基準分周器２の出力信号、いわゆる基準信号
Ｓｒと、電圧制御発振器７の出力信号ＳＶＣＯを分周し
てなる比較分周器３の出力信号、いわゆる比較信号Ｓｐ
との位相比較を位相比較器４で行い、基準信号Ｓｒと比
較信号Ｓｐとの位相差がゼロとなるように、チャージポ
ンプ回路５によるローパスフィルタ６の出力電圧ＶＬＰ
Ｆの調整を行って電圧制御発振器７の出力信号ＳＶＣＯ
を目的の周波数にロックし、この電圧制御発振器７の出
力信号ＳＶＣＯをこのＰＬＬシンセサイザ回路の出力信
号とするものである。
【０００３】ここに、位相比較器４は、いわゆる位相弁
別器形の位相比較器であり、基準信号Ｓｒの位相に対す
る比較信号Ｓｐの位相の遅れと、進みとを弁別し、基準
信号Ｓｒの位相に対する比較信号Ｓｐの位相の遅れを表
示する信号φｒと、進みを表示する信号φｐとを別々に
出力するように構成されている。
【０００４】また、チャージポンプ回路５及びローパス
フィルタ６は、例えば、図８に示すように構成される。 かかるチャージポンプ回路５及びローパスフィルタ６に
おいては、位相比較信号φｒ及びφｐが共にローレベル
“Ｌ”になると、ＰＮＰトランジスタ５１がＯＮ、ＮＰ
Ｎトランジスタ５２がＯＦＦになり、容量６１、６２に
対するチャージが行われる。また、位相比較信号φｒ及
びφｐが共にハイレベル“Ｈ”になると、ＰＮＰトラン
ジスタ５１がＯＦＦ、ＮＰＮトランジスタ５２がＯＮに
なり、容量６１、６２のディスチャージが行われる。ま
た、位相比較信号φｒ及びφｐが、それぞれハイレベル
“Ｈ”及びローレベル“Ｌ”になると、ＰＮＰトランジ
スタ５１及びＮＰＮトランジスタ５２が共にＯＦＦにな
り、容量６１、６２がフローティング状態にされて容量
６１、６２のチャージ電圧がホールドされ、ローパスフ
ィルタ６の出力電圧ＶＬＰＦが安定する。
【０００５】ここに、図９、図１０は、かかる従来のＰ
ＬＬチャージポンプ回路の動作を示すタイムチャートで
あり、特に、図９は、基準信号Ｓｒの周波数をｆｒ、比
較信号Ｓｐの周波数をｆｐとした場合において、電圧制
御発振器７の出力信号ＳＶＣＯが周波数ｆ１にロックさ
れている状態から、比較分周器３の分周比が大きくされ
て、ｆ１より大きい周波数ｆ２にロックされる場合の動
作を示すタイムチャートである。
【０００６】また、図１０は、電圧制御発振器７の出力
信号ＳＶＣＯが周波数ｆ２にロックされている状態から
、比較分周器３の分周比が小さくされて、ｆ１にロック
される場合の動作を示すタイムチャートである。
【０００７】これら図９、図１０から明らかなように、
かかる従来のＰＬＬシンセサイザ回路においては、位相
比較信号φｒは、ロック状態、アンロック状態に関わら
ず、その立ち下がりを基準信号Ｓｒの立ち上がりに同期
され、位相比較信号φｐは、ロック状態、アンロック状
態に関わらず、その立ち上がりを比較信号Ｓｐの立ち上
がりに同期されている。
【０００８】ところが、図９に示すように、電圧制御発
振器７の出力信号ＳＶＣＯが周波数ｆ１にロックされて
いる状態から、比較分周器３の分周比が大きくされてｆ
ｒ＞ｆｐなるアンロック状態にされると、位相比較信号
φｒは、その立ち下がりを基準信号Ｓｒの立ち上がりに
同期させたまま、基準信号Ｓｒの位相に対する比較信号
Ｓｐの位相の遅れ分を若干上回る幅だけ、そのローレベ
ル“Ｌ”の部分を拡大させる。なお、この場合、位相比
較信号φｐは、その立ち上がりを比較信号Ｓｐの立ち上
がりに同期されたままであり、ハイレベル“Ｈ”の部分
の幅については、なんら変化しない。
【０００９】この結果、チャージポンプ回路５は、基準
信号φｒの立ち上がりに同期させて間欠的にそのＰＮＰ
トランジスタ５１をＯＮ状態にし、ローパスフィルタ６
に間欠的にチャージ電圧を供給し、ローパスフィルタ６
の出力電圧ＶＬＰＦを上昇させ、電圧制御発振器７の出
力信号ＳＶＣＯの周波数をｆ２に上昇させる。
【００１０】このようにして電圧制御発振器７の出力信
号ＳＶＣＯの周波数がｆ２に上昇すると、基準信号Ｓｒ
の周波数ｆｒと比較信号Ｓｒの周波数ｆｐとはｆｒ＝ｆ
ｐとなるので、位相比較信号φｒは、基準信号Ｓｒ及び
比較信号Ｓｒには位相差がないことを表示する状態に戻
り、ローパスフィルタ６の容量６１、６２がフローティ
ング状態にされて、容量６１、６２のチャージ電圧がホ
ールドされ、ローパスフィルタ６の出力電圧ＶＬＰＦは
電圧制御発振器７の出力信号ＳＶＣＯの周波数がｆ２と
なる電圧に安定し、電圧制御発振器７の出力信号ＳＶＣ
Ｏの周波数はｆ２にロックされる。
【００１１】他方、図１０に示すように、電圧制御発振
器７の出力信号ＳＶＣＯが、周波数ｆ２にロックされて
いる状態から、比較分周器３の分周比が小さくされてｆ
ｒ＜ｆｐなるアンロック状態になると、位相比較信号φ
ｐは、その立ち下がりを基準信号Ｓｒの立ち上がりに同
期させたまま、基準信号Ｓｒの位相に対する比較信号Ｓ
ｐの位相の進み分を若干上回る幅だけ、そのハイレベル
“Ｈ”の部分を拡大させる。なお、この場合、位相比較
信号φｒは、その立ち下がりを比較信号Ｓｐの立ち上が
りに同期されたままであり、ローレベル“Ｌ”の部分の
幅については、なんら変化しない。
【００１２】この結果、チャージポンプ回路５は、比較
信号Ｓｐの立ち上がりに同期させて間欠的にそのＮＰＮ
トランジスタ５２をＯＮ状態にし、ローパスフィルタ６
の容量６１、６２を間欠的にディスチャージし、ローパ
スフィルタ６の出力電圧ＶＬＰＦを下降させ、電圧制御
発振器７の出力信号ＳＶＣＯの周波数をｆ１に下降させ
る。
【００１３】このようにして電圧制御発振器７の出力信
号ＳＶＣＯの周波数がｆ１に下降すると、基準信号Ｓｒ
の周波数ｆｒと比較信号Ｓｒの周波数ｆｐとはｆｒ＝ｆ
ｐとなるので、位相比較信号φｐは基準信号Ｓｒ及び比
較信号Ｓｒには位相差がないことを表示する状態に戻り
、ローパスフィルタ６の容量６１、６２がフローティン
グ状態にされて容量６１、６２のチャージ電圧がホール
ドされ、ローパスフィルタ６の出力電圧ＶＬＰＦは、電
圧制御発振器７の出力信号ＳＶＣＯの周波数がｆ１とな
る電圧に安定し、電圧制御発振器７の出力信号ＳＶＣＯ
の周波数はｆ１にロックされる。
【００１４】
【発明が解決しようとする課題】かかる従来のＰＬＬシ
ンセサイザ回路においては、ローパスフィルタ６を構成
する容量６１、６２をチャージする場合、これを基準信
号Ｓｒに同期させて間欠的に行っており、また、ディス
チャージする場合には、これを比較信号Ｓｐに同期させ
て間欠的に行っている。このため、電圧制御発振器７の
出力信号ＳＶＣＯの周波数の切り換えを高速に行うこと
ができないという問題点があった。
【００１５】本発明は、かかる点に鑑み、電圧制御発振
器７の出力信号ＳＶＣＯの周波数の切り換えの高速化を
図ることができるようにしたＰＬＬシンセサイザ回路を
提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明によるＰＬＬシン
セサイザ回路は、図１に、その原理回路図を示すように
、ローパスフィルタ６と、このローパスフィルタ６に設
けられている出力電圧規制用容量のチャージ又はディス
チャージを行い、ローパスフィルタ６の出力電圧ＶＬＰ
Ｆを制御するチャージポンプ回路５と、ローパスフィル
タ６の出力電圧ＶＬＰＦによって、その出力信号ＳＶＣ
Ｏの周波数が制御される電圧制御発振器７と、分周比を
可変とし、電圧制御発振器７の出力信号ＳＶＣＯを分周
する分周器（比較分周器）３と、周波数一定の基準信号
Ｓｒの位相と分周器３の出力信号（比較信号）Ｓｐの位
相を比較し、基準信号Ｓｒの位相に対する分周器３の出
力信号Ｓｐの位相の進み、遅れを別々に表示する位相比
較信号φｒ、φｐを出力する位相弁別器形の位相比較器
４と、チャージポンプ制御回路８とを設けて構成すると
いうものであって、チャージポンプ制御回路８は、分周
器３の分周比を変化させて、電圧制御発振器７の出力信
号ＳＶＣＯの周波数の切り換えを行う場合、目的の周波
数に達するまで、ローパスフィルタ６に設けられている
出力電圧規制用容量をほぼ間断なくチャージ又はディス
チャージしてローパスフィルタ６の出力電圧ＶＬＰＦを
上昇又は下降させるようにチャージポンプ回路５の動作
を制御する信号Ｑｒ、Ｑｐを位相比較信号φｒ、φｐを
加工することにより得、これをチャージポンプ回路５に
供給するように構成される。
【００１７】
【作用】本発明においては、ローパスフィルタ６に設け
られている出力電圧規制用容量のチャージ及びディスチ
ャージを行う場合、ほぼ間断なく行われるので、これら
チャージ及びディスチャージを間欠的に行う従来のＰＬ
Ｌシンセサイザ回路に比較して、ローパスフィルタ６の
出力電圧ＶＬＰＦの上昇、下降を高速化することができ
る。したがって、電圧制御発振器７の出力信号ＳＶＣＯ
の周波数の切り換えの高速化を図ることができる。
【００１８】
【実施例】以下、図２〜図６を参照して、本発明の一実
施例につき説明する。なお、図２において図７に対応す
る部分には同一符号を付し、その重複説明は省略する。 図２は本発明の一実施例を示す回路図であり、本実施例
が図７に示す従来のＰＬＬシンセサイザ回路と異なる点
は、位相比較器４とチャージポンプ回路５との間にチャ
ージポンプ回路５の動作を制御するチャージポンプ制御
回路８を設けた点であり、その他については、図７に示
す従来のＰＬＬシンセサイザ回路と同様に構成されてい
る。
【００１９】なお、チャージポンプ制御回路８は、例え
ば、図３に示すように、Ｄフリップフロップ９〜１４、
インバータ１５〜１９、ＡＮＤ回路２０、２１、ＮＡＮ
Ｄ回路２２〜２５を設けて構成される。なお、Ｄフリッ
プフロップ１１、１４において、Ｑ＃は、反転出力を示
している。
【００２０】ここに、図４、図５は、本実施例の動作を
示すタイムチャートであり、特に、図４は、Ｄフリップ
フロップ１０の出力信号をｒ１、ＡＮＤ回路２０の出力
信号をｒ２、Ｄフリップフロップ１１の出力信号をｒ３
、Ｄフリップフロップ９の出力信号をＴｒ、ＮＡＮＤ回
路２２の出力信号をＧｒ、ＮＡＮＤ回路２３の出力信号
をＱｒ、Ｄフリップフロップ１３の出力信号をｐ１、Ａ
ＮＤ回路２１の出力信号をｐ２、Ｄフリップフロップ１
４の出力信号をｐ３、Ｄフリップフロップ１２の出力信
号をＴｐ、ＮＡＮＤ回路２４の出力信号をＧｐ、インバ
ータ１９の出力信号をＱｐとした場合において、電圧制
御発振器７の出力信号ＳＶＣＯが周波数ｆ１にロックさ
れている状態から、比較分周器３の分周比が大きくされ
て、ｆ１より大きい周波数ｆ２にロックされる場合の動
作を示すタイムチャートである。
【００２１】また、図５は、電圧制御発振器７の出力信
号ＳＶＣＯが周波数ｆ２にロックされている状態から、
比較分周器３の分周比が小さくされて、ｆ１にロックさ
れる場合の動作を示すタイムチャートである。
【００２２】図４から明らかなように、本実施例におい
ては、電圧制御発振器７の出力信号ＳＶＣＯが周波数ｆ
１にロックされている状態から、比較分周器３の分周比
が大きくされて、ｆｒ＞ｆｐなるアンロック状態にされ
ると、チャージポンプ回路５は、アンロックとなった時
点で、基準信号Ｓｒがハイレベル“Ｈ”となっている時
間の間、ローパスフィルタ６にチャージ電圧を供給し、
その後、次の基準信号Ｓｒの立ち上がりの時点から、電
圧制御発振器７の出力信号ＳＶＣＯの周波数が目標の周
波数であるｆ２に高まり、比較信号Ｓｐの位相と基準信
号Ｓｒの位相とが一致するようになるまで、ローパスフ
ィルタ６に設けられている出力電圧規制用容量６１、６
２をほぼ間断なくチャージしてローパスフィルタ６の出
力電圧ＶＬＰＦを上昇させ、電圧制御発振器７の出力信
号ＳＶＣＯの周波数をｆ２に上昇させる。
【００２３】このようにして電圧制御発振器７の出力信
号ＳＶＣＯの周波数がｆ２に上昇すると、基準信号Ｓｒ
の周波数ｆｒと比較信号Ｓｐの周波数ｆｐとは、ｆｒ＝
ｆｐとなるので、位相比較信号φｒは、基準信号Ｓｒ及
び比較信号Ｓｐには位相差がないことを表示する状態に
戻り、ローパスフィルタ６の容量６１、６２がフローテ
ィング状態にされて、容量６１、６２のチャージ電圧が
ホールドされ、ローパスフィルタ６の出力電圧ＶＬＰＦ
は電圧制御発振器７の出力信号ＳＶＣＯの周波数がｆ２
となる電圧に安定し、電圧制御発振器７の出力信号ＳＶ
ＣＯの周波数はｆ２にロックされる。
【００２４】また、図５から明らかなように、電圧制御
発振器７の出力信号ＳＶＣＯが周波数ｆ２にロックされ
ている状態から、比較分周器３の分周比が小さくされて
ｆｒ＜ｆｐなるアンロック状態になると、チャージポン
プ回路５は、アンロックとなった時点で、比較信号Ｓｐ
がハイレベル“Ｈ”となっている時間の間、ローパスフ
ィルタ６に設けられている出力電圧規制用容量６１、６
２をディスチャージし、その後、次に比較信号Ｓｐが立
ち上がる時点から、電圧制御発振器７の出力信号ＳＶＣ
Ｏの周波数が目標の周波数であるｆ１に低まり、比較分
周器３の出力信号Ｓｐの位相と基準信号Ｓｒの位相とが
一致するようになるまで、ローパスフィルタ６に設けら
れている出力電圧規制用容量６１、６２をほぼ間断なく
ディスチャージしてローパスフィルタ６の出力電圧ＶＬ
ＰＦを下降させ、電圧制御発振器７の出力信号ＳＶＣＯ
の周波数をｆ１に下降させる。
【００２５】このようにして電圧制御発振器７の出力信
号ＳＶＣＯの周波数がｆ１に下降すると、基準信号Ｓｒ
の周波数ｆｒと比較信号Ｓｐの周波数ｆｐとはｆｒ＝ｆ
ｐとなるので、位相比較信号φｐは基準信号Ｓｒ及び比
較信号Ｓｐには位相差がないことを表示する状態に戻り
、ローパスフィルタ６の容量６１、６２がフローティン
グ状態にされて容量６１、６２のチャージ電圧がホール
ドされ、ローパスフィルタ６の出力電圧ＶＬＰＦは、電
圧制御発振器７の出力信号ＳＶＣＯの周波数がｆ１とな
る電圧に安定し、電圧制御発振器７の出力信号ＳＶＣＯ
の周波数はｆ１にロックされる。
【００２６】このように、本実施例においては、チャー
ジポンプ制御回路８を設け、ローパスフィルタ６に設け
られている出力電圧規制用容量６１、６２（図８参照）
のチャージ及びディスチャージを行う場合、これれらを
ほぼ間断なく行うようにしているので、これらチャージ
及びディスチャージを間欠的に行う従来のＰＬＬシンセ
サイザ回路に比較して、ローパスフィルタ６の出力電圧
ＶＬＰＦの上昇、下降を高速化することができる。
【００２７】なお、図６は、電圧制御発振器７の出力信
号ＳＶＣＯの周波数がｆ１からｆ２に切り換えられる場
合のローパスフィルタ６の出力電圧ＶＬＰＦの変化を従
来の場合と本実施例の場合とで比較して示したものであ
る。
【００２８】
【発明の効果】本発明によれば、ローパスフィルタ６に
設けられている出力電圧規制用容量のチャージ及びディ
スチャージを行う場合、これらをほぼ間断なく行う構成
としたことにより、これらチャージ及びディスチャージ
を間欠的に行う従来のＰＬＬシンセサイザ回路に比較し
て、ローパスフィルタ６の出力電圧ＶＬＰＦの上昇、下
降を高速化することができるので、電圧制御発振器７の
出力信号ＳＶＣＯの周波数の切り換えの高速化を図るこ
とができる。
【図面の簡単な説明】
【図１】本発明の原理回路図である。
【図２】本発明の一実施例を示す回路図である。
【図３】本発明を構成するチャージポンプ制御回路を示
す回路図である。
【図４】本発明の一実施例の動作を示すタイムチャート
である。
【図５】本発明の一実施例の動作を示すタイムチャート
である。
【図６】本発明の一実施例の効果を示すタイムチャート
である。
【図７】従来のＰＬＬシンセサイザ回路を示す回路図で
ある。
【図８】図７のＰＬＬシンセサイザ回路を構成するチャ
ージポンプ回路及びローパスフィルタを示す回路図であ
る。
【図９】従来のＰＬＬシンセサイザ回路の動作を示すタ
イムチャートである。
【図１０】従来のＰＬＬシンセサイザ回路の動作を示す
タイムチャートである。
【符号の説明】
３　　分周器 ４　　位相比較器 ５　　チャージポンプ回路 ６　　ローパスフィルタ ７　　電圧制御発振器 ８　　チャージポンプ制御回路

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】ローパスフィルタ（６）と、該ローパスフ
    ィルタ（６）に設けられている出力電圧規制用容量のチ
    ャージ又はディスチャージを行い、前記ローパスフィル
    タ（６）の出力電圧（ＶＬＰＦ）を制御するチャージポ
    ンプ回路（５）と、前記ローパスフィルタ（６）の出力
    電圧（ＶＬＰＦ）によって、その出力信号（ＳＶＣＯ）
    の周波数が制御される電圧制御発振器（７）と、分周比
    を可変とし、前記電圧制御発振器（７）の出力信号（Ｓ
    ＶＣＯ）を分周する分周器（３）と、周波数一定の基準
    信号（Ｓｒ）の位相と前記分周器（３）の出力信号（Ｓ
    ｐ）の位相を比較し、前記基準信号（Ｓｒ）の位相に対
    する前記分周器（３）の出力信号（Ｓｐ）の位相の進み
    、遅れを別々に表示する位相比較信号（φｒ、φｐ）を
    出力する位相弁別器形の位相比較器（４）と、前記分周
    器（３）の分周比を変化させて、前記電圧制御発振器（
    ７）の出力信号（ＳＶＣＯ）の周波数の切り換えを行う
    場合、目的の周波数に達するまで、前記ローパスフィル
    タ（６）に設けられている出力電圧規制用容量をほぼ間
    断なくチャージ又はディスチャージして前記ローパスフ
    ィルタ（６）の出力電圧（ＶＬＰＦ）を上昇又は下降さ
    せるように前記チャージポンプ回路（５）の動作を制御
    する信号（Ｑｒ、Ｑｐ）を前記位相比較信号（φｒ、φ
    ｐ）を加工することにより得、これを前記チャージポン
    プ回路（５）に供給するチャージポンプ制御回路（８）
    とを設けて構成されていることを特徴とするＰＬＬシン
    セサイザ回路。
JP2406924A 1990-12-26 1990-12-26 Ｐｌｌシンセサイザ回路 Withdrawn JPH04223716A (ja)

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JP2406924A JPH04223716A (ja) 1990-12-26 1990-12-26 Ｐｌｌシンセサイザ回路
EP19910403533 EP0493251A3 (en) 1990-12-26 1991-12-24 Pll synthesizer circuit
US07/812,919 US5166644A (en) 1990-12-26 1991-12-26 Pll synthesizer circuit
KR1019910024378A KR960000809B1 (ko) 1990-12-26 1991-12-26 Pll 합성회로

Applications Claiming Priority (1)

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JP2406924A JPH04223716A (ja) 1990-12-26 1990-12-26 Ｐｌｌシンセサイザ回路

Publications (1)

Publication Number Publication Date
JPH04223716A true JPH04223716A (ja) 1992-08-13

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ID=18516542

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