JPH0548502B2 - - Google Patents
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- JPH0548502B2 JPH0548502B2 JP62064483A JP6448387A JPH0548502B2 JP H0548502 B2 JPH0548502 B2 JP H0548502B2 JP 62064483 A JP62064483 A JP 62064483A JP 6448387 A JP6448387 A JP 6448387A JP H0548502 B2 JPH0548502 B2 JP H0548502B2
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- word
- xor
- parity bits
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
Ａ 産業上の利用分野
本発明はビツトによつて表示されたワード中の
誤り検出、具体的にはワードに関連する可変数の
パリテイ・ビツトの使用に関する。 Ｂ 従来技術 ワードの記憶もしくは転送時にワードの誤りを
検出する機構は多数存在する。これ等の機構はワ
ードに関連するパリテイ・ビツトが固定数のもの
から、ワードを比較するために２個所以上に記憶
するもの迄ある。 米国特許第4530050号はオペランド指示子の共
有を可能にする可変長命令を開示している。米国
特許第4450562号は固定数パリテイ・ビツトの場
合の２レベル・パリテイ誤り訂正装置を開示して
いる。 多くの場合に、命令ワードはそのワードを表わ
すために設けられたアーキテクチヤのビツト数以
下で十分である。この様な場合には、すべてのワ
ードについて、その寸法にかかわらず、固定数の
パリテイ・ビツトが使用されている。パリテイ・
ビツトはビツト数に依存してワードの誤りの検出
及び訂正を可能にするものである。通常、アーキ
テクチヤ上のビツト数に近い命令があるので、す
べてのワードについて固定数のパリテイ・ビツト
の使用する事が出来ず、従つてすべてのワードに
ついて検出可能もしくは訂正可能な誤りのビツト
数は減少する。 命令ワード通常非常に高速な静的RAM（ラン
ダム・アクセス記憶装置）に記憶されていて、プ
ロセツサが高速で動作出来る様になつている。こ
の様なRAMは又故障率が高く、プロセツサ自身
の誤りを検出して分離する能力に重大な影響を与
えている。命令ワードは通常プロセツサによつて
は変更出来ず、単に読取られて実行されるだけで
あるから、パリテイはビツトの発生時に発生さ
れ、制御ワードと共に記憶されるので、パリテ
イ・ビツトの誤り率もワードと同じである。 Ｃ 発明が解決しようとする問題点 本発明の目的は、可変長命令ワードに可変長の
パリテイ・ビツトを関連させる事によつて命令ワ
ードのために設けられたアーキテクチヤ上の制限
の問題を解決する事にある。 Ｄ 問題点を解決するための手段 ワード当り可変数のパリテイ・ビツトを使用し
て制御メモリ中の、余分のパリテイ・ビツトを有
するワードの誤り検出及び訂正の能力を増大す
る。 或るワードは利用可能なすべてのアーキテクチ
ヤ上の空間を利用するわけではないので、この様
なワードの発生時に余分のパリテイ・ビツトが発
生され、ワードとともに記憶される。これによつ
てハードウエアのコストを最小にとどめて、誤り
検出手段が安価になる。 好ましい実施例では、ハードウエアを直接制御
するのに使用する制御ワードは42ビツト、番号０
−41より成る。さらに、すべての異なる型のワー
ドで３つの固定パリテイ・ビツトが使用される。
制御ワードは６つの群のデータ・ビツトに分けら
れ、各群について排他的OR（XOR）が遂行され
る。排他的ORの結果を使用してパリテイ検査を
遂行する。各ワードで少なくとも３回のパリテイ
検査が遂行される。 多くのワードはワードの型に依存して余分のパ
リテイ・ビツトを有する。これ等の余分のビツト
はデータ・ビツトの群及びデータ・ビツトの群の
種々の組合せのパリテイを検査するのに使用され
る。 さらに、パリテイ・ビツトの位置はワード毎に
異なる。ワードが解読される時に、パリテイ・ビ
ツトの位置が識別される。さらに位置の識別は時
には、ワードを解読するのに通常使用するビツト
以外のワードの一部の値に依存する。この方法に
よつてパリテイ・ビツトの位置の柔軟性が大いに
高まる。 余分のパリテイ・ビツトを使用する事によつ
て、特定のワードの誤りを検出する可能性は余分
のパリテイ・ビツトの数の関数として増大する。
３つの固定パリテイ・ビツトによつて共通の型の
誤りを検出する可能性は87.5％である。 ３つの余分のパリテイ・ビツトを使用すると、
１つの９ビツト・バイト中のすべてのビツトに影
響を与える誤りを検出する可能性は98.4％に上昇
する。検出の確率はより多くの可変パリテイ・ビ
ツトを使用するとさらに高くなる。 Ｅ 実施例 可変パリテイ誤り検出回路のブロツク図を一般
に１０で示す。ワード１２は０乃至41と番号の付
された42ビツト並びに位置４２乃至４４に存在す
る３つの固定パリテイ・ビツトＰ１，Ｐ２及びＰ
３より成る。好ましい実施例におけるワード１２
は計算機のハードウエアに直接作用する制御命令
ワードである。ワードは静的RAMの様な高速ア
クセス・メモリ・モジユールに記憶してハードウ
エアの速度を遮げない様にする事が好ましい。静
的RAMはバイト当り９ビツトで構成され、チツ
プ当り1K、2Kもしくは4Kバイトとして構成され
ている。モジユール当り多くのチツプが存在す
る。データを含むワードの様な他の型のワード及
び他のメモリ配列体も明らかに本発明の範囲内に
ある。 各ワード１２は共通の制御ワード解読ブロツク１
４によつて使用される解読フイールドを含み、こ
のフイールドにはワード１２の型を決定するビツ
トを含む。いくつかの型のワードが使用され、パ
リテイ・ビツトの数はその型に依存する。パリテ
イ検査の目的のために、ワード１２は以下の第１
表に示した様に６つの群Ａ−Ｆに論理的に分割さ
れる。
誤り検出、具体的にはワードに関連する可変数の
パリテイ・ビツトの使用に関する。 Ｂ 従来技術 ワードの記憶もしくは転送時にワードの誤りを
検出する機構は多数存在する。これ等の機構はワ
ードに関連するパリテイ・ビツトが固定数のもの
から、ワードを比較するために２個所以上に記憶
するもの迄ある。 米国特許第4530050号はオペランド指示子の共
有を可能にする可変長命令を開示している。米国
特許第4450562号は固定数パリテイ・ビツトの場
合の２レベル・パリテイ誤り訂正装置を開示して
いる。 多くの場合に、命令ワードはそのワードを表わ
すために設けられたアーキテクチヤのビツト数以
下で十分である。この様な場合には、すべてのワ
ードについて、その寸法にかかわらず、固定数の
パリテイ・ビツトが使用されている。パリテイ・
ビツトはビツト数に依存してワードの誤りの検出
及び訂正を可能にするものである。通常、アーキ
テクチヤ上のビツト数に近い命令があるので、す
べてのワードについて固定数のパリテイ・ビツト
の使用する事が出来ず、従つてすべてのワードに
ついて検出可能もしくは訂正可能な誤りのビツト
数は減少する。 命令ワード通常非常に高速な静的RAM（ラン
ダム・アクセス記憶装置）に記憶されていて、プ
ロセツサが高速で動作出来る様になつている。こ
の様なRAMは又故障率が高く、プロセツサ自身
の誤りを検出して分離する能力に重大な影響を与
えている。命令ワードは通常プロセツサによつて
は変更出来ず、単に読取られて実行されるだけで
あるから、パリテイはビツトの発生時に発生さ
れ、制御ワードと共に記憶されるので、パリテ
イ・ビツトの誤り率もワードと同じである。 Ｃ 発明が解決しようとする問題点 本発明の目的は、可変長命令ワードに可変長の
パリテイ・ビツトを関連させる事によつて命令ワ
ードのために設けられたアーキテクチヤ上の制限
の問題を解決する事にある。 Ｄ 問題点を解決するための手段 ワード当り可変数のパリテイ・ビツトを使用し
て制御メモリ中の、余分のパリテイ・ビツトを有
するワードの誤り検出及び訂正の能力を増大す
る。 或るワードは利用可能なすべてのアーキテクチ
ヤ上の空間を利用するわけではないので、この様
なワードの発生時に余分のパリテイ・ビツトが発
生され、ワードとともに記憶される。これによつ
てハードウエアのコストを最小にとどめて、誤り
検出手段が安価になる。 好ましい実施例では、ハードウエアを直接制御
するのに使用する制御ワードは42ビツト、番号０
−41より成る。さらに、すべての異なる型のワー
ドで３つの固定パリテイ・ビツトが使用される。
制御ワードは６つの群のデータ・ビツトに分けら
れ、各群について排他的OR（XOR）が遂行され
る。排他的ORの結果を使用してパリテイ検査を
遂行する。各ワードで少なくとも３回のパリテイ
検査が遂行される。 多くのワードはワードの型に依存して余分のパ
リテイ・ビツトを有する。これ等の余分のビツト
はデータ・ビツトの群及びデータ・ビツトの群の
種々の組合せのパリテイを検査するのに使用され
る。 さらに、パリテイ・ビツトの位置はワード毎に
異なる。ワードが解読される時に、パリテイ・ビ
ツトの位置が識別される。さらに位置の識別は時
には、ワードを解読するのに通常使用するビツト
以外のワードの一部の値に依存する。この方法に
よつてパリテイ・ビツトの位置の柔軟性が大いに
高まる。 余分のパリテイ・ビツトを使用する事によつ
て、特定のワードの誤りを検出する可能性は余分
のパリテイ・ビツトの数の関数として増大する。
３つの固定パリテイ・ビツトによつて共通の型の
誤りを検出する可能性は87.5％である。 ３つの余分のパリテイ・ビツトを使用すると、
１つの９ビツト・バイト中のすべてのビツトに影
響を与える誤りを検出する可能性は98.4％に上昇
する。検出の確率はより多くの可変パリテイ・ビ
ツトを使用するとさらに高くなる。 Ｅ 実施例 可変パリテイ誤り検出回路のブロツク図を一般
に１０で示す。ワード１２は０乃至41と番号の付
された42ビツト並びに位置４２乃至４４に存在す
る３つの固定パリテイ・ビツトＰ１，Ｐ２及びＰ
３より成る。好ましい実施例におけるワード１２
は計算機のハードウエアに直接作用する制御命令
ワードである。ワードは静的RAMの様な高速ア
クセス・メモリ・モジユールに記憶してハードウ
エアの速度を遮げない様にする事が好ましい。静
的RAMはバイト当り９ビツトで構成され、チツ
プ当り1K、2Kもしくは4Kバイトとして構成され
ている。モジユール当り多くのチツプが存在す
る。データを含むワードの様な他の型のワード及
び他のメモリ配列体も明らかに本発明の範囲内に
ある。 各ワード１２は共通の制御ワード解読ブロツク１
４によつて使用される解読フイールドを含み、こ
のフイールドにはワード１２の型を決定するビツ
トを含む。いくつかの型のワードが使用され、パ
リテイ・ビツトの数はその型に依存する。パリテ
イ検査の目的のために、ワード１２は以下の第１
表に示した様に６つの群Ａ−Ｆに論理的に分割さ
れる。
【表】
群Ａ乃至Ｆの各々はブロツク１６，１８，２
０，２２，２４及び２６によつて示された夫々の
XORゲートによつて排他的にOR（XOR）され
る。解読回路１４及びXORゲート１６乃至２６
は図面を簡単にするために、２本の線２８，３
０，３２，３４，３６，３８及び４０によつてワ
ード１２に結合されたものとして示されている。
ビツト位置への正確な接続は第１表に示されてい
る。他の接続も同じ様に示されている。 Ｐ１，Ｐ２及びＰ３に記憶した固定パリテイ・
ビツトは線４２，４４及び４６によつてXORブ
ロツク４８，５０及び５２に接続され、この記憶
したパリテイ・ビツトをワード１２のビツト群と
比較する。ブロツク４８，５０及び５２によつて
XORされる群を次の式で示す。 Ｐ１＝ワード１２の群Ａ XOR Ｂ XOR Ｃ XOR ビツト４１ Ｐ２＝群Ａ XOR Ｂ XOR Ｃ XOR Ｄ XOR Ｆ Ｐ３＝群Ａ XOR Ｂ XOR Ｃ XOR Ｄ XOR Ｅ XOR Ｆ XORブロツク１６−２６によつて群Ａ−Ｆに
ついて遂行されるXOR動作の結果は線５４，５
６，５８，６０，６２及び６４によつ２重線６６
に与えられ、次いで２重線６６からXORされる
群の数に依存する１乃至それ以上の線によつて
XORブロツク４８−５２に与えられる。実際の
接続は上述の式によつて示されたように群の
XORブロツクと固定XORブロツク間に個々にな
される。 次の第２表に示す様にビツト位置はモジユール
（基本単位）に割当てられ、各モジユールは少な
くとも３回の個々のパリテイ検査を受ける。
０，２２，２４及び２６によつて示された夫々の
XORゲートによつて排他的にOR（XOR）され
る。解読回路１４及びXORゲート１６乃至２６
は図面を簡単にするために、２本の線２８，３
０，３２，３４，３６，３８及び４０によつてワ
ード１２に結合されたものとして示されている。
ビツト位置への正確な接続は第１表に示されてい
る。他の接続も同じ様に示されている。 Ｐ１，Ｐ２及びＰ３に記憶した固定パリテイ・
ビツトは線４２，４４及び４６によつてXORブ
ロツク４８，５０及び５２に接続され、この記憶
したパリテイ・ビツトをワード１２のビツト群と
比較する。ブロツク４８，５０及び５２によつて
XORされる群を次の式で示す。 Ｐ１＝ワード１２の群Ａ XOR Ｂ XOR Ｃ XOR ビツト４１ Ｐ２＝群Ａ XOR Ｂ XOR Ｃ XOR Ｄ XOR Ｆ Ｐ３＝群Ａ XOR Ｂ XOR Ｃ XOR Ｄ XOR Ｅ XOR Ｆ XORブロツク１６−２６によつて群Ａ−Ｆに
ついて遂行されるXOR動作の結果は線５４，５
６，５８，６０，６２及び６４によつ２重線６６
に与えられ、次いで２重線６６からXORされる
群の数に依存する１乃至それ以上の線によつて
XORブロツク４８−５２に与えられる。実際の
接続は上述の式によつて示されたように群の
XORブロツクと固定XORブロツク間に個々にな
される。 次の第２表に示す様にビツト位置はモジユール
（基本単位）に割当てられ、各モジユールは少な
くとも３回の個々のパリテイ検査を受ける。
【表】
もし或るモジユールが１つのバイト中のすべて
のビツトに影響を与える故障を受けたとすると、
誤りも検出する機会は（１−0.5**３）＝87.5％存
在する。しかしながら、制御ワード中に或るスペ
ア・ビツトが存在すると、これ等のビツトを使用
してビツトが属する群のためのパリテイ・ビツト
を保持する。例えば、ビツト１３，１４及び１５
が特定のクラスの制御ワードに使用されない時に
は、これ等を使用して夫々群Ａ、Ｂ及びＣのため
のパリテイを保持する。従つて、３つの追加の検
査は群Ａ、Ｂ及びＣ中のすべてのビツトのXOR
をビツト１３，１４及び１５と比較する事によつ
て行われる。 群Ａ、Ｂ及びＣは出来るだけ多くのモジユール
にちらばつている。個々の群が余分のパリテイ・
ビツトを含む時は、そのパリテイ・ビツトを含む
各モジユールが検査され、問題点の判定と分離の
可能性が高められる。好ましい実施例において
は、ワード１２の選択した位置に12個迄の余分の
パリテイ・ビツトが存在する。この余分のビツト
は２重線９６によつて余分のパリテイXORブロ
ツク７０〜９４に接続されている。ここでも２重
線表示は実際に直接結ばれる線を描くのに必要な
線の数を減少するのに使用されている。各余分の
パリテイのためのXORブロツクは実際にはワー
ド１２の選択したビツト位置に直接接続されてい
る。余分のパリテイ・ビツトの正確な位置は制御
ワードの特性及びこの制御ワードを具体化するハ
ードウエアの両方の関数である。制御ワード中に
不使用のビツトが存在する時は、余分のパリテ
イ・ビツトを与える可能性が存在する。 各余分のパリテイXORブロツクは又２重線６
６を介して群XORブロツクの結果の１つもしく
はそれ以上に結合される。群Ａ、Ｂ及びＣに対応
する３つの余分のパリテイ・ビツトの上述の例で
は、XOR１６，XOR１８及びXOR２０の結果
は夫々線１１２，１１４及び１１６を介して２重
線９６からの余分のパリテイ・ビツトとXORす
るためにXOR７０，XOR７２、及びXOR７４
に送られる。２重線９６から余分のパリテイ
XORに接続される線は線１１８，１２０，１２
２……及び１３４を含む。 各余分のパリテイXORブロツクはANDブロツ
ク１４０−１６４より成る関連イネーブル装置を
有する。イネーブルANDブロツクは多くの個々
の接続線を表わす２重線１６６上の、解読装置１
４からの信号によつてイネーブルされる。ワード
１２を解読する事によつて、解読装置１４はワー
ド１２中の余分のパリテイ・ビツトの数及び位置
を決定し、適切なANDブロツクをイネーブルし
て、パリテイ検査の結果をORブロツク１７０に
通過させ、線１７２上に誤り表示を与える。固定
パリテイXOR４８，５０及び５２も又ORブロツ
ク１７０に結され、ORブロツク１７０によつて
固定パリテイ誤りの表示が与えられる。 好ましい実施例では、余分のパリテイ・ビツト
はビツトＰ４−Ｐ１５より成る。ワード１２中の
その夫々の位置及び検査すべきビツト位置を次の
第３表に示す。
のビツトに影響を与える故障を受けたとすると、
誤りも検出する機会は（１−0.5**３）＝87.5％存
在する。しかしながら、制御ワード中に或るスペ
ア・ビツトが存在すると、これ等のビツトを使用
してビツトが属する群のためのパリテイ・ビツト
を保持する。例えば、ビツト１３，１４及び１５
が特定のクラスの制御ワードに使用されない時に
は、これ等を使用して夫々群Ａ、Ｂ及びＣのため
のパリテイを保持する。従つて、３つの追加の検
査は群Ａ、Ｂ及びＣ中のすべてのビツトのXOR
をビツト１３，１４及び１５と比較する事によつ
て行われる。 群Ａ、Ｂ及びＣは出来るだけ多くのモジユール
にちらばつている。個々の群が余分のパリテイ・
ビツトを含む時は、そのパリテイ・ビツトを含む
各モジユールが検査され、問題点の判定と分離の
可能性が高められる。好ましい実施例において
は、ワード１２の選択した位置に12個迄の余分の
パリテイ・ビツトが存在する。この余分のビツト
は２重線９６によつて余分のパリテイXORブロ
ツク７０〜９４に接続されている。ここでも２重
線表示は実際に直接結ばれる線を描くのに必要な
線の数を減少するのに使用されている。各余分の
パリテイのためのXORブロツクは実際にはワー
ド１２の選択したビツト位置に直接接続されてい
る。余分のパリテイ・ビツトの正確な位置は制御
ワードの特性及びこの制御ワードを具体化するハ
ードウエアの両方の関数である。制御ワード中に
不使用のビツトが存在する時は、余分のパリテ
イ・ビツトを与える可能性が存在する。 各余分のパリテイXORブロツクは又２重線６
６を介して群XORブロツクの結果の１つもしく
はそれ以上に結合される。群Ａ、Ｂ及びＣに対応
する３つの余分のパリテイ・ビツトの上述の例で
は、XOR１６，XOR１８及びXOR２０の結果
は夫々線１１２，１１４及び１１６を介して２重
線９６からの余分のパリテイ・ビツトとXORす
るためにXOR７０，XOR７２、及びXOR７４
に送られる。２重線９６から余分のパリテイ
XORに接続される線は線１１８，１２０，１２
２……及び１３４を含む。 各余分のパリテイXORブロツクはANDブロツ
ク１４０−１６４より成る関連イネーブル装置を
有する。イネーブルANDブロツクは多くの個々
の接続線を表わす２重線１６６上の、解読装置１
４からの信号によつてイネーブルされる。ワード
１２を解読する事によつて、解読装置１４はワー
ド１２中の余分のパリテイ・ビツトの数及び位置
を決定し、適切なANDブロツクをイネーブルし
て、パリテイ検査の結果をORブロツク１７０に
通過させ、線１７２上に誤り表示を与える。固定
パリテイXOR４８，５０及び５２も又ORブロツ
ク１７０に結され、ORブロツク１７０によつて
固定パリテイ誤りの表示が与えられる。 好ましい実施例では、余分のパリテイ・ビツト
はビツトＰ４−Ｐ１５より成る。ワード１２中の
その夫々の位置及び検査すべきビツト位置を次の
第３表に示す。
【表】
余分のパリテイ・ビツトの数及び識別は通常ワ
ード１２内に含まれるビツト０−４よりなる解読
フイールド及びサブフイールドの関数として制御
ビツト解読回路１４によつて決定される。オペラ
ンド取出しと呼ばれるワードの型の様なワードの
或る型は解読フイールド以外のビツトの値に依存
する異なる数の余分のパリテイ・ビツトを有す
る。オペランド取出しワードが０に等しいビツト
位置３４を有すると、余分のパリテイ・ビツトＰ
７，Ｐ８及びＰ９が使用されている事がわかる。
同じ様な依存性は余分のパリテイ・ビツトのため
の位置に自由を与える。 サブフイールドの例には分岐、次のアドレス、
ステータス制御及びレジスタの識別を含む。或る
型のワードにおいては、比較的少数のレジスタが
必要とされ、余分のパリテイ・ビツトが夫々の位
置に記憶される。或るワードでは、１つのフイー
ルドの値が他のフイールドが使用されている事も
しくは使用されない事を示す。この事は解読フイ
ールド及び選択したサブフイールドの関数である
余分のパリテイ・ビツトのためのスペースを与え
る。 余分のパリテイ・ビツトの使用はほとんど余分
のハードウエアを必要しないが、制御ワードの利
用状態に依存して、誤り率を著しく増大する。こ
の方法は２、３のクラスの制御ワードが多数を占
め、これ等の制御ワードが余分なビツトを有する
場合の設計に特に有用である。 多ビツト欠陥が１もしくは２パリテイ・ビツト
だけに影響を与えるアーキテクチヤの場合には、
この方法は遭遇した制御ワードの大部分がこれ等
の可変パリテイ・ビツトを含む限り、検出の効率
が著しく増大する。制御メモリの誤りの検出率は
個定パリテイ検査の数と、固定パリテイ検査が
種々のメモリ・モジユールに拡がつている事によ
つてすでにかなり高くなつているとは言え、制御
メモリの誤りの検出率を増大する事はしばしば有
利である。制御メモリは全プロセツサの故障率の
主な寄与要因であるので、誤り検出率が既に良好
である場合でも、誤り検出率を増大すると、全プ
ロセツサの誤り検出率を著しく増大する。これに
よつてシステムのフイールド・サービスのコスト
が低減し、カストマの満足度が改善される。 本発明のさらに他の実施例では、余分の利用可
能なパリテイ・ビツトの一部を使用して、予定の
群Ａ−Ｆ以外のパリテイ・ビツトを含ませる事が
出来る。或る他のクリチカルなビツトXORして
余分のパリテイ・ビツトと比較する。他の変形
は、固定パリテイXORブロツクの場合と同様に
異なるビツトの組合せとXORされる群のXORブ
ロツクを含む。いくつかの他の比較方法も本発明
の範囲内に含まれる。 一実施例では、パリテイ・ビツトをまとまつた
ビツトとして使用しワードの訂正情報を含ませる
事が出来る。制御ワードの解読回路１４はワード
１２中の解読ビツトから、ワード１２の誤りが訂
正可能であるかどうかを判定し、適切な回路によ
つてワードに操作を加えて、誤りの検出及び訂正
を行う。 可変パリテイ誤り検出装置の有効性を示すため
に、上述の様に制御ワードは３つの固定パリテ
イ・ビツト、パリテイ・ビツトを含む３つの非機
能ビツトを含むものと仮定する。例えばモジユー
ル２が故障した場合には、固定パリテイ検査の
各々によつて誤りを検出する可能性があり、各々
50％である可変ビツトの各々の誤りを検出する追
加の可能性によつて、誤りを検出する可能性は３
つの固定パリテイ・ビツトだけの場合の87.5％か
ら１−0.5**６＝98.4％に増加する。 Ｆ 発明の効果 本発明に従つて、可変長ワードに可変数のパリ
テイ・ビツトを関連させる事によつて検査能力を
大巾に高めることができる。
ード１２内に含まれるビツト０−４よりなる解読
フイールド及びサブフイールドの関数として制御
ビツト解読回路１４によつて決定される。オペラ
ンド取出しと呼ばれるワードの型の様なワードの
或る型は解読フイールド以外のビツトの値に依存
する異なる数の余分のパリテイ・ビツトを有す
る。オペランド取出しワードが０に等しいビツト
位置３４を有すると、余分のパリテイ・ビツトＰ
７，Ｐ８及びＰ９が使用されている事がわかる。
同じ様な依存性は余分のパリテイ・ビツトのため
の位置に自由を与える。 サブフイールドの例には分岐、次のアドレス、
ステータス制御及びレジスタの識別を含む。或る
型のワードにおいては、比較的少数のレジスタが
必要とされ、余分のパリテイ・ビツトが夫々の位
置に記憶される。或るワードでは、１つのフイー
ルドの値が他のフイールドが使用されている事も
しくは使用されない事を示す。この事は解読フイ
ールド及び選択したサブフイールドの関数である
余分のパリテイ・ビツトのためのスペースを与え
る。 余分のパリテイ・ビツトの使用はほとんど余分
のハードウエアを必要しないが、制御ワードの利
用状態に依存して、誤り率を著しく増大する。こ
の方法は２、３のクラスの制御ワードが多数を占
め、これ等の制御ワードが余分なビツトを有する
場合の設計に特に有用である。 多ビツト欠陥が１もしくは２パリテイ・ビツト
だけに影響を与えるアーキテクチヤの場合には、
この方法は遭遇した制御ワードの大部分がこれ等
の可変パリテイ・ビツトを含む限り、検出の効率
が著しく増大する。制御メモリの誤りの検出率は
個定パリテイ検査の数と、固定パリテイ検査が
種々のメモリ・モジユールに拡がつている事によ
つてすでにかなり高くなつているとは言え、制御
メモリの誤りの検出率を増大する事はしばしば有
利である。制御メモリは全プロセツサの故障率の
主な寄与要因であるので、誤り検出率が既に良好
である場合でも、誤り検出率を増大すると、全プ
ロセツサの誤り検出率を著しく増大する。これに
よつてシステムのフイールド・サービスのコスト
が低減し、カストマの満足度が改善される。 本発明のさらに他の実施例では、余分の利用可
能なパリテイ・ビツトの一部を使用して、予定の
群Ａ−Ｆ以外のパリテイ・ビツトを含ませる事が
出来る。或る他のクリチカルなビツトXORして
余分のパリテイ・ビツトと比較する。他の変形
は、固定パリテイXORブロツクの場合と同様に
異なるビツトの組合せとXORされる群のXORブ
ロツクを含む。いくつかの他の比較方法も本発明
の範囲内に含まれる。 一実施例では、パリテイ・ビツトをまとまつた
ビツトとして使用しワードの訂正情報を含ませる
事が出来る。制御ワードの解読回路１４はワード
１２中の解読ビツトから、ワード１２の誤りが訂
正可能であるかどうかを判定し、適切な回路によ
つてワードに操作を加えて、誤りの検出及び訂正
を行う。 可変パリテイ誤り検出装置の有効性を示すため
に、上述の様に制御ワードは３つの固定パリテ
イ・ビツト、パリテイ・ビツトを含む３つの非機
能ビツトを含むものと仮定する。例えばモジユー
ル２が故障した場合には、固定パリテイ検査の
各々によつて誤りを検出する可能性があり、各々
50％である可変ビツトの各々の誤りを検出する追
加の可能性によつて、誤りを検出する可能性は３
つの固定パリテイ・ビツトだけの場合の87.5％か
ら１−0.5**６＝98.4％に増加する。 Ｆ 発明の効果 本発明に従つて、可変長ワードに可変数のパリ
テイ・ビツトを関連させる事によつて検査能力を
大巾に高めることができる。
図面は本発明に従う可変フイールド・パリテイ
誤り検出回路の論理ブロツク図である。 １０……可変パリテイ検査回路、１２……ワー
ド、１４……制御ワード解読回路、１６，１８，
２０，２２，２４，２６，４８，５０，５２，７
０，７２，７４，７６，７８，８０，９４……
XORゲート、１４０，１４２，１４４，１４６，
１４８，１５０，１６０……ANDブロツク、１
７０……ORブロツク。
誤り検出回路の論理ブロツク図である。 １０……可変パリテイ検査回路、１２……ワー
ド、１４……制御ワード解読回路、１６，１８，
２０，２２，２４，２６，４８，５０，５２，７
０，７２，７４，７６，７８，８０，９４……
XORゲート、１４０，１４２，１４４，１４６，
１４８，１５０，１６０……ANDブロツク、１
７０……ORブロツク。
Claims (1)
- 【特許請求の範囲】 １ 所定のビツト群対応にパリテイ・ビツトが割
当てられ、１つのワードに可変数のパリテイ・ビ
ツトを含む可変長の多ビツト・ワードを記憶する
メモリのためのパリテイ検査回路であつて、 上記可変長ワードを解読してその中に含まれる
パリテイ・ビツトを識別するワード解読回路と、 上記パリテイ・ビツト及び対応する上記ビツト
群に基づいてパリテイを発生する複数のパリテイ
発生回路と、 上記ワード解読回路及び上記パリテイ発生回路
に結合され、上記ワード解読回路によつて識別さ
れたパリテイ・ビツトに基づいて上記パリテイ発
生回路のパリテイ出力を選択する複数のゲート回
路と、 上記複数のゲート回路に結合され、上記選択さ
れたパリテイ出力が正しくない時パリテイ誤りを
表示する信号を発生するパリテイ誤り表示回路と
を有する、パリテイ検査回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/855,645 US4785452A (en) | 1986-04-25 | 1986-04-25 | Error detection using variable field parity checking |
| US855645 | 1986-04-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62257558A JPS62257558A (ja) | 1987-11-10 |
| JPH0548502B2 true JPH0548502B2 (ja) | 1993-07-21 |
Family
ID=25321760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064483A Granted JPS62257558A (ja) | 1986-04-25 | 1987-03-20 | パリテイ検査回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4785452A (ja) |
| EP (1) | EP0242595B1 (ja) |
| JP (1) | JPS62257558A (ja) |
| CA (1) | CA1266528A (ja) |
| DE (1) | DE3784181T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8897695B2 (en) | 2005-09-19 | 2014-11-25 | Wireless Expressways Inc. | Waveguide-based wireless distribution system and method of operation |
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1986
- 1986-04-25 US US06/855,645 patent/US4785452A/en not_active Expired - Lifetime
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1987
- 1987-03-17 CA CA000532244A patent/CA1266528A/en not_active Expired
- 1987-03-20 DE DE8787104073T patent/DE3784181T2/de not_active Expired - Fee Related
- 1987-03-20 EP EP87104073A patent/EP0242595B1/en not_active Expired - Lifetime
- 1987-03-20 JP JP62064483A patent/JPS62257558A/ja active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8897695B2 (en) | 2005-09-19 | 2014-11-25 | Wireless Expressways Inc. | Waveguide-based wireless distribution system and method of operation |
Also Published As
| Publication number | Publication date |
|---|---|
| US4785452A (en) | 1988-11-15 |
| DE3784181D1 (de) | 1993-03-25 |
| DE3784181T2 (de) | 1993-08-19 |
| EP0242595B1 (en) | 1993-02-17 |
| EP0242595A2 (en) | 1987-10-28 |
| EP0242595A3 (en) | 1990-04-18 |
| CA1266528A (en) | 1990-03-06 |
| JPS62257558A (ja) | 1987-11-10 |
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