JPS58179982A - 多重レベル・キヤツシユ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 利用分野 この発明はキャッシュ・システムに関し、特に、ミニコ
ンピユータおよびマイクログロセシング・システムに含
まれうるキャッシュ書シスチムニ関するものである。

先行技術 全体的なシステムの遂行能力を改良し、信頼度のある操
作をさせるためにコンピューターシステム内でキャッシ
ュ・システムを設けるようにすることは当該技術分野に
おいてはよく知られていることである。このようなシス
テムの例としては、Ｊｏｈｎ　Ｌ、　Ｃｕｒｌｅｙ他に
対する米国特許第３，８２０，０７８号、および、ＩＢ
Ｍ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕ
ｌｌｅｔｉｎのＶｏｌ、　Ｉ　３　、Ａ　２．１９７０
年７月号の、Ｍ、Ｗ。

Ｂｅｅ他による”　Ｒｅｍｏｖａｌ　ｏｆ　Ｆａ目ｉｎ
ｇ　ＢｕｆｆｅｒＳｅｃｔｉｏｎｓ　ｉｎ　ａ　Ｂｕｆ
ｆｅｒ　Ｂａｃｋｌｎｇ　５ｔｏｒｅ　　”なる標題の
論文に記述されている。それらのシステムにおいては、
不具合な・母すティを有するものとして検知されたキャ
ッジ−・メモリ位置を無効化させることによって信頼度
のある操作が達成されている。

これによるとキャッシュ位置に関連して付加的なヒツト
が必要にされ、また、キャッシュ・システムのコスト、
複雑性が相当に付加されることとなる。特に重大なこと
は、このような無効化操作を実行するための処理時間が
必要とされることである。

別異の先行技術のキャッシュ・システム［８つでは、そ
れに関連されている中央処理ユニット（ＣＰＵ）によっ
て、不都合な状態が検知されるとキャッシュはパイ・ぞ
スされることが許容される。

このタイプのシステムの例としては、本譲受人に対して
譲渡された、Ｔｈｏｍａｓ　Ｆ、　Ｊｏｊｃｅに対する
米国特許第４，１９５，３４３号に記述されているもの
がある。一般的には、このタイプのキャッシュ・システ
ムは、訂正子ｄＴ能なエラーであることを示すメモリ・
°゛し、ド″・エラー状態および訂正可能なエラーであ
ることを示すメモリ＠１イエロウ”状態の、２個のタイ
プのエラーをＣＰＵに告知するように設計されている。

゛レッド・エラー信号の受入れまたは受入れられたメモ
リ・データ内のバイト働データΦノやりティφエラーの
検知とともに、ＣＰＵはキャッシュ全体をオフラインに
切換えて、操作システムに対してこのエラーを告知し、
処理を続行させる。

上述のシステムは不都合な状態の結果としてキャッンー
・ユニットの切離しを許容するけれども、ＣＰＵがこの
ような不都合な状態の処理をするこさを要求する。この
ような診断はキャッジ−・システム自体によって告知さ
れるエラー状態のタイプに部分的に依存しているもので
あることから、時間がかかり、また、有意な情報を失な
ってしまうこともある。

したがって、この発明の主要な目的は、コストが低く複
雑性の最小な信頼度のあるキャッジ−・システムを提供
することにある。

この発明のまた別異の目的は、改良された保守性を有し
、これによシシステムの信頼度が向上したキャッシュ・
システムを提供することにある。

発明の要約 上述の目的および利点は、中央処理ユニット（ＣＰＵ）
とメイン・ストアとの間に配されている、この発明の多
重レベル・セットの連想式キャッシュ・システムの好適
実施例において達成されうるものである。この発明によ
れば、ディレクトリおよびキャッンー・ストアはメモリ
位置の多数のレベルに組織される。

該ディレクトリ・ストアには、キヤ、シーの読出しおよ
びｉ７込みのメモリ操作サイクルの間に、ディレクトリ
。ストアのアドレスにおけるエラーを検知するためのエ
ラー検知装置が含まれている。

該エラー検知装置はコントロール装置に結合されて、エ
ラー信号をキャッシュ・ヒツト信号り組合せて無効ヒツ
ト検知信号を生成するようにされる。

無効ヒツト信号によって示されたディレクトリ・ストア
内のソフトまたはハード書エラーの存在は、検知され軽
かったときには、キャッジ−・システムをして偽のまた
は不正確なデータを伝送させることとなる。

この好適実施例においては、コントロール装置はラウン
ドｅロビン・リルイスメント装置に結合されて、情報の
リゾレイスされるべきキャッシュ・レベルを識別するた
めに用いられる。この発明の教示によれば、コントロー
ル装置は、第１の無効ヒント検知信号の生起に応答して
、キャッシュ・システムをグレード降下モードに配する
。このモードにあるとき、リグレイスメント装置は、キ
ャッシュ・システムの別異の部分と同様にして、キャッ
ジ−の読出しおよび書込みのメモリ操作は制限的に条件
づけをされて、エラーとは関係のない数のキャッシュ・
レベルの細部に限定され、これによってキャッシュ操作
のグレード降下が巧妙になされることとなる。メモリ情
報の完全性を保持するだめに、コントロール装置は、後
続の無効ヒツト検知信号の生起に応答して、キヤ、シー
・システムを効果的にオフラインに配する信号を発生さ
せる。

上述の配列によってシステムの信頼度および遂行能力が
向上され−る。ディレクトリ・エラーに関連すしたキャ
ッシュ・システムの細部を切離すことのできる装置をキ
ヤ、シー内に含ませることによって、告知された不具合
を検証するために通常は必要とされる処理時間および切
離し操作は排除される。キャッジ−・システムはなおも
操作的であることから、メモリの不具合に応答してキャ
ッシュ・システム全体ヲバイハスサセるシステムのよう
には、ＣＰＵの遂行能力が実質的に減退されることはな
い。

遂行能力および速度における付加的な増大は、キャッン
ー・ヒツトの間に検知されたエラー状態に応答するキャ
ッシュ・システムの切離しのみからの結果であり、これ
はチェ、りに要する数を最少ならしめるものである。即
ち、チェ、り作業は偽データの伝送の結果としての状態
に限定されることになる。

この発明の特色であると信じられる新規な特徴は、その
構敢および操作の方法の双方について、更に別異の目的
および利点とともに、添付図面に即して考察されたとき
、以下の説明からより良く理解されうるものである。た
だし、図面の各々は例示および説明のためにのみ付与さ
れたものであシ、この発明の限界を規定することを意図
するものでないことは明白に理解されるべきである。

第１図を参照すると、ミニコンビーータ・システムには
、中央処理ユニット（ＣＰＵ）１０．メインφストア１
２およびキャッシュ・ユニ、ト２０が含まれていること
が認められる。図示されているように、ＣＰＵ１０、メ
イン・ストア１２およびキャノン−・ユニット２０は、
夫々ニ、ハス・インタフェースのアドレス、コントロー
ルおよびデータ・ライン１１．１４および１６を介して
システム・パス１５に結合されている。これに加えて、
ＣＰＵｌ０およびキャッシュ・ユニット２０は、プジイ
ヘ−トーインタフエース１８のアドレス、コントロール
およびデータ・ラインを通して相互結合されている。

この発明の目的のためには、ＣＰＵ１０およびメイン・
ストア１２は、設計上は通常のものと考えることかでき
る。メイン・ストア１２は、１，０２４行、１，０２４
列に組縛された１、０４８，５７６ワードまで含まれる
ことのできるＭＯＳメモリである。例えば、ＣＰＵ１０
およびメインΦストア１２は、本譲受人に譲渡された、
１９８０年３月２５日に発効された米国特許第４，１９
５，３４３号において記述されているＣＰＵおよびメイ
ン・メモリの形式をとることができる。また、それらは
、Ｈｏｎｅｙｗｅｌｌ　ＩｎｆｏｒｍａｔｉｏｎＳｙｓ
ｔｅｍｓ　Ｉｎｃ、によって製造されだ５ｅｒｉｅｓ　
６０Ｌｅｖｅｌ　５　Ｍｏｄｅｌ　４０ミニコンピユー
タに含まれているユニットの形式をとることもできる。

キャッシュ・ユニット２０．は、先行して使用された、
または使用されることが期待されている（例えば、プリ
フェッチされたもの）ノロセ、すのデータおよび命令に
対する高速のアクセスをする。一般的には、ＣＰＵ１ｏ
は、プライベート・インタフェース１８を介してデータ
ーワードおよび命令を要求する。要求されたワードがキ
ャッシュ内にあるときは、キャッシュ・ユニット２ｏは
、インタフェース１８を通して、要求されたワードを伝
送する。要求されたワードがキャッジ−内に蓄積されて
いないときは、キャッシュ・ユニ、ト２０は、メイン・
ストア１２から該ワードをフェッチし、プライベート・
インタフェース１８を介してＣＰＵ、１０にそれを伝送
する。

好適実施例のキャッシュ・ユニ、）２０には、パス・イ
ンタフェース・セクション２０−２、ディレクトリ・セ
クション２０−８、キャッシュ・ランダム・アクセス・
メモリ（ＲＡＭ）セクション２０−４、および、リルイ
スメント・ロソノクーセクショ７２０−１０が含まれて
いる。該パス・インタフェース・セクション２ｏ−２に
は、ｃＰＵｌｏからの要求に応じてデータおよび命令を
フェッチするため、非同期のシステム・パス１５を通し
てメイン・ストア１２をアクセスするためにキャッジ−
・ユニット２ｏを可能化させるパス・コントロール回路
が含まれている。これらの回路に関するこれ以上の情報
およびシステム・パス１５の操作については、米国特許
第３，９９３，９８１号、同第４，０３０，０７５号が
参照される。

ディレクトリＱセクション２０−８は、ＣＰＵで要求さ
れたワードがセクション２０−４内にあるかどうかを沃
定する。これを達成するため、ここで検討されるディレ
クトリ・セクション２０−８には４レベルΦセツトの連
想メモリが含まれている。まだ、それは、この発明の教
示にしたがうグレード降下の操作モードにキャッシュ・
ユニ７）を配するために用いられるエラー信号に応答し
て無効ヒツト検知信号を発生させるためにも操作される
。

キャツシュＲＡＭセクション２０−４にハ、ＣＰＵのデ
ータおよび命令のだめの高速ストレーゾが含まれている
。そ九は、４Ｘ１，０２４列に組縛された、４０９６ワ
ードのストレージである。したがって、メイン・ストア
１２の各々の列はキャッシュ・セクション２０−４にお
いてそれに関連された４個の入力部を有している。

リルイスメント・ロジック・セクション２〇−１０には
、キャッシュＲＡＭセクション２０−４内では見出され
なかった、ＣＰＵｌ０によシ要求されだデータまたは命
令をフェッチするためにメイン・ストア１２をコントロ
ールする回路が含まれ゛ている。また、それには、リプ
レイスメントおよびアップディト操作の間にキャッジ、
ＲＡＭセクション２０−４およびディレクトリ・セクシ
ョン２０−８の双方においてメイン・ストア１２から受
入れられた情報を蓄積するだめのロジック回路も含まれ
ている。

第２図には、セクション２０−４および２〇−８を含む
ユニットが、ブロック図形式で示されている。この図面
から認められるように、セクション２０−４には、４レ
ベルのキャッシュ・ストア２０−４０およびヒツト／ミ
ス・コントロール回路２０−４２が示されている。スト
ア２０−４０の各レベルには６個のＲＡＭチップが含ま
れ、各々のチップには１０２４Ｘ４ピツト位置が含まれ
ている。第２図から認められるように、各々のＲＡＭチ
、ゾはリプレイス嗜ロジック・セクション２０−１０か
ら列アドレス信号ＡＤＤＲＯ８２００〜ＡＤＤＲ１７２
００を受入れる。これらの信号は、ＣＰＵ１Ｏから受入
れられたメイン・ストアのアドレスの下位１０アドレス
・ビット（例えば、１Ｏ−１９）に対応するものである
。これに加えて、各レベルの６個のチップは、プロ、り
２０−４２の回路からチップ選択信号ＣＨＩＰＳＯＯＯ
Ｏ〜ＣＨＩＰＳ３０００の対応するものを受入れる。こ
れらの信号のいずれか１個が２進Ｏにされたときは、指
定されたレベルのＲＡＭチ、ノの全ては操作のために可
能化される。

ＲＡＭレベルは、設計上は通常のものと考えられるもの
であり、例えば、Ｉｎｔｅｌ　Ｃｏｒｐ、によって製造
された２１４９ＨＭＯＳメモリ・チップから構成される
ことができる。

最後に、各レベルのＲＡＭチップは、ディレクトリ・セ
クション２０−８から、書込み可能化信号ＷＲＩＴＥＯ
ＣＯＯ〜ＷＲＩＴＥ３ＣＯＯの対応するものを受入れる
。これらの信号のいずれか１個が２進０にされたとき、
指定されたレベルのチップの全ては書込み操作のために
可能化される。指定されたレベルに書込まれるべきデー
タは、セクション２Ｏ−ＩＯから受入れられた信号ＤＡ
ＴＡＯＯＡＩＯ〜ＤＡＴＡ　ｌ　９Ａ　ｌ　Ｏとして、
データ・ラインのセットに加えられる。また、各レベル
のチップから、信号ＤＡＴＡ０００１０〜ＤＡＴＡ１９
０１０として、データが出力ラインのセットに読出され
る。各レベルに共通の入力および出力データ・ラインは
、第２図に示されるように、ワイアドＯＲ配列で接続さ
れている０ 第２図から認められるように、ブロック２〇−４２のヒ
ツト／ミス−コントロール回路には、４個のコン・ぐレ
ータ回路２０−４２０〜２０−４２６が含まれている。

これらの回路では、行アドレス信号ＡＤＤＲＯＯＩ　Ｏ
〜ＡＤＤＲＯ７１０、ＣＰＵ　１０またはりプレイスメ
ント・ロジック・セクション２０−１０からの信号ＡＤ
ＤＲＯＯＡＩ　ＯおよびＡＤＤＲＯＯＢ　Ｉ　Ｏが、デ
ィレクトリ・レベルの対応する１個から読出されたアド
レス信号（即ち、信号ＨＤＡＴＯＯＢＩＯ−０９Ｂ１０
　、　ＨＤＡＴＩＯＢＩＯ−１９８１０、ＨＤＡＴ２０
Ｂ１０−２９Ｂ１０およびＨＤＡＴ３０Ｂ１０−３９Ｂ
１０　）と比較される。該行アドレスは、メイン・スト
ア・アドレスの上位１０ビツト（即ち、０−９）に対応
するものである。

コンパレータ回路２０−４２０〜２０−４２６の各々は
、比較の結果を指示するヒツト信号ＨＩＴＯＯＯＯＯＯ
〜ＨＩＴＯＯ３０００の対応するものを発生させる。該
ヒツト信号は、ブ゛イレクトリ・セクション２０−８に
対する、また、ブロック２０−４３０の選択ロジック回
路に対する信号として印加される。真または同定の比較
があるときは、コンパレータ回路はヒツト信号の対応す
るものを２進０にする。

コンパレータ回路は、設計上は通常のものである。例え
ば、各々のコンパレータ回路は、対応するアドレス・ヒ
ツトの各々の対を比較するために接続された１０個のＥ
ＸＯＲ回路と、該ＥＸＯＲ回路の出力を受入れるために
接続された１個のＮＡＮＤケ゛−トとからｆｊ４成され
ている。これに加えて、該ＮＡＮＤケ゛−トは、ディレ
クトリ・セクション２０−８からの信号ＤＢＡＮＫＯＯ
ＯＯおよびＤＢＡＮＫｌｏｏＯの対の１個を受入れるた
めに接続されている。こ　−こに説明されるように、こ
れらの信号の状態で、キャッジ−・ユニット２０がグレ
ード降下の操作モードで操作されているものであるかど
うかが定められる。

第２図から認められるように、信号ＨＩＴＯＯＯＯＯＯ
〜ＨＩＴ００３０００はインバータ回路２０−４３２〜
２０−４３８で反転され、その出力信号ＨＩＴＯＯＯＯ
ＩＯ〜ＨＩＴ００３０１０はブロック２０−４３００ロ
ジ、り回路に対する入力として印加される。これらの回
路は、チップ可能化信号ＣＨＩＰＳＯＯＯＯ〜ＣＨＩＰ
Ｓ３０００を発生させるように操作される。これらの信
号は、以下のプール式にしたがって発生される。ここに
、＋なる記号はＯＲ操作を表わし、また、・なる記号は
ＡＮＤ操作を表わすものである。

ＣＨＩＰＳ００００＝ＨＩＴＯＯＯＯ１０・ＩＮＴＥＲ
ＧＯＯＯ＋　ＷＲＩＴＥＯＯＩＯ−ＣＹＷＲＩＴＯＩＯ
ＣＨＩＰＳｌｏｏＯ＝ＨＩＴＯＯ１０１０働ＩＮＴＥＲ
ＧＯＯＯ＋ＷＲＩＴＥＩＯＩＯ−ＣＹＷＲＩＴＯＩＯＣ
ＨＩＰＳ２０００＝ＨＩＴＯＯ２０１０＠ＩＮＴＥＲＧ
ＯＯＯ十ＷＲＩＴＥ２０１０−ＣＹＷＲＩＴＯＩＯＣｆ
（ＩＰＳ３０００＝ｆ（ＩＴＯＯ３０１０＠ＩＮＴＥＲ
ＧＯＯＯ＋ＷＲＩＴＥ３０１０−ＣＹＷＲＩＴＯＩＯ信
号ＩＮＴＥＲＧＯＯＯおよびＣＹＷＲＩＴＯＩＯは、リ
ルイスメント・ロジック・セクション２０−１０の回路
によって発生されたタイミング信号である。

データがバス・インタフェース１８に対してキヤ、シー
・ストア２０−４０から印加されていないときは、信号
ＩＮＴＥＲＧＯＯＯは２進０である。信号ＣＹＷＲＩＴ
ＯＩＯは、操作の各メモリ書込みサイクルの間は２進１
にされる。これらの信号の操作に関する更に別異の情報
については、米国特許第４．１９５，３４３号が参照さ
れる。

第２図から聴められるように、セクション２゜−８には
、ブロック２０−８０のラウンド・ロビン・カウンタ回
路、ブロック２０−８２のディレクトリおよびキャッジ
−・ストア書込みコントロール回路、４レベル・セット
連想ディレクトリ２０−８４、および、ブロック２０−
８６のディレクトリ・〕やりティおよびモード・コント
ロール回路が含まれている。ブロック２０−８０のラウ
ンドｅロビン・カウンタ回路は、その情報が新らしい情
報でリプレイスされるべき、キャッシュのストア２０−
４００の次続する列を選択する。採用されたラウンド・
ロビン・リプレイス技法で、最も古くリプレイスされた
個所が新らしい情報とリプレイスされる。

簡単にいえば、各キャッジ−の列は、ブロック２０−８
０の回路が列の４個の入力部のいずれが対応するメイン
・メそり列からのワードが割当てられるべきであるかを
独立して確かめるようにされる。この割当は、その内容
が指定されまたは割当てられるべきキャッシュ列におけ
る次続のワード位置を指定するだめの分離されたカウン
タを用いることによって行われる。各々の新らしいワー
ドがキャッジ−に蓄積されるにつれて、キャッシュ列に
関連されているカウンタは包囲する（　ｗｒａｐａｒｏ
ｕｎｄ　）態様で１だけ増加され、同じ列に対する一連
の新らしいメモリ参照における第５のものが第１のメモ
リ参照の情報をリプレイスするようにされる。かくして
、列において最も古くリプレイスされているキャッシュ
のワード位置の内容が、キャッジ−内にはまだ存在しな
い対応するメモリ内のワードに対す、るメモリ参照から
の情報によってリプレイスされることとなる。

ラウンドｅロビン・カウンタ回路　２０−８０第３ａ図
において認められるように、ブロック２０−８０のラウ
ンド・ロビン・カウンタ回路には、１対のＪビ、）　Ｘ
　１０２４のＲＡＭチップ２０−８００および２０−８
０２、複数個のＤ−タイプ・フリ、プ拳フロツノ２０−
８０４〜２０−８０８、ＮＡＮＤゲート２０−８１０、
　ＥＸＯＲ／ｙ”　−ト　２０−８１２　およびＮＯＲ
ケ゛−）　２０−８１４が、図示されているように接続
されて含まれている。ＲＡＭチップ２０−８００および
２０−８０２のチ、、７″可能化ターミナル（ＣＥ）は
接地されてチップの読出しまたは書込みの操作サイクル
を可能化させる。セクション２０−１０によってチップ
のアドレス入力ターミナルに印加された列アドレス信号
ＡＤＤＲＯ８２００〜ＡＤＤＲ１７２００に応答するＲ
ＡＭチップ２０−８００および２０−８０２は、最も古
くリプレイスされた情報を蓄積しているキャッジ−列を
特定する出力信号ＲＯＵＮＤＯＡＩＯおよびＲＯＵＮＤ
ＩＡＩＯを発生させる。

ＲＡＭチ、ゾ２０−８００および２０−８０２の書込み
可能化ターミナル（ＷＥ）は、ＮＡＮＤケ”−）２０−
８１０からの信号ＲＮＤＷＲＴＯＯＯの機能としての書
込み操作サイクルのために可能化される。おくれ信号Ｃ
ＹＷＲＩＴＯＩＯから発生された書込み信号ＷＲＴＰＬ
ＳＯＯＯおよび信号ＵＰＤＡＴＥＯＩ　Ｏが双方ともに
２進１であるときは、ＮＡＮＤケ”−）２０−８１０は
信号ＲＮＤＷＲＴＯＯＯを２進Ｏにして、ＲＡＭチ、ゾ
２０−８００および２０−８０２を書込み操作サイクル
のために可能化させる。

書込み操作サイクルはクォリティ・ロノ、り・テスト（
ＱＬＴ）・モードの操作の間に発生され、ここで、メイ
ン・ストア１２に蓄積されている第１の４０９６個のデ
ータ拳ワードがキャッシュに書込まれる。ＱＬＴモード
の間は、信号ＣＹＱＬＴＯ０１０は２進１であり、フロ
ップ・フロップ２０−８０８を可能化させて、信号ＲＯ
ＵＮＤＲＯ００の機能としての状態を切換えるようにさ
れる。

信号ＢＡＲＯ１２（ｌ　Ｉ　ＯおよびＢＡＲＩＩＩＯＩ
Ｏの双方が２進Ｏであるとき、ＮＱＲグー）２’０−８
１４は信号ＲＯＵＮＤＲＯＯＯを２進１にする。サイク
ル・タイミング信号ＣＹＦＩＦＯＩＩＯが２進１に切換
えられたとき、信号ＲＯＵＮＤＲＯＯＯはフロップ・フ
ロップ２０−８０８を２進１に切換える。これは、次い
で、２進０出力信号ＲＯＩＪＮＤＯＲＯＯを２進０にす
る。

信号ＲＯＵＮＤＯＲＯＯが２進Ｏであるとき、フロップ
・フロップ２０−８０４および２０−８０６をそれらの
２進０の状態に保持するクリア信号を発生させる。

２進Ｏの状態にある信号ＲＯＵＮＤＯＯ１０およびＲＯ
ＵＮＤ　１０１０で、ＥＸＯＲダート２０−８１２が信
号ＲＮＤＡＤＤ旧０を２進Ｏにするようにされる。しだ
がって、ＲＡＭチップ２０−８００のデータ入力ターミ
ナルには２進０が印加される。同時に、フロップ・フロ
ップ２０−８０６が２進０状態にあることから、信号Ｒ
ＯＵＮＤ　１０００は２進１にある。そのために、ＲＡ
Ｍチップ２０−８０２のデータ入力ターミナルには２進
１が印加される。

第１のアドレシング中シーケンスの間、信号ＣＹＷＲＩ
Ｔ６１０は１０２４の書込みサイクルの各々の間に２進
１にされ、次いで、曹込みパルス可能化４ｎ号ｗＲＴｐ
ＬｓＯＯｏが２進１になるようにされる。

ＱＬＴモードの間は、信号ＵＰＤＡＴＥＯ１０が２進ｌ
であることから、ＮＡＮＤケゝ−ト２０−８１０は信号
ＲＮＤＩＸ／ＲＴＯＯＯを２進０にして、ＲＡＭチッグ
２〇−８００および２０−８０２の双方を書込み操作サ
イクルのために可能化させる。書込みサイクルの間、２
進０がＲＡＭチップ２０−８００のビット位置に書込１
れ、一方、２進１がＲＡＭチップ２０−８０２のビット
位置に書込まれる。

２進０が、アドレス００００−１０２３に対応するＲＡ
Ｍチッ７’２０−８００の１０２４個のビット位置に連
続して書込まれ、一方、２進１が、同様な対応するアド
レスを有しているＲＡＭチップ２０−８０２の１０２４
個のビット位置に連続して書込まれる。

、Ｔｈｌのアドレシング・シーケンスの間、７リツグ・
フロツノ２０−８０４および２０−８０６からの２進０
の出力はキヤ、ンユの別異の部分に書込まれ、キャッジ
−を可能させてディレクトリのレベル０の位置が書込ま
れるようにされる。

アドレス１０２４（２０００）８に達して、第１のシー
ケンスの終りが信号されたとき、信号ＢＡＲ１２０１０
ば２進１にされる。これで、ＮＯＲグー１２（１８１４
によって信号ＲＯＵＮＤＲＯＯＯが２進０になるように
される。サイクル・タイミング信号ＣＹＦＩ　ＦＯ１１
，０が２進０に切換えられたとき、フリ７７″・フロッ
グ２　（＋　−８８は２進０に切換えられる。

このとき、フリップ・フロッグ２０−８０４および２０
−８０６は切換えのために可能化される。再び、アドレ
ス０ＯＯ０８がＲＡＭチ、〕２０−８００および２０−
８０２に印加される。ＲＡＭチップ２０−８００から読
出された信号ＲＯＵＮＤＯＡＩＯは２進０であり、一方
、ＲＡＭチップ２０−８０２から読出された信号ＲＯＵ
ＮＤ　ＩＡ　１０は２進１である。信号ＣＹＷＲＩＴＯ
ＩＯが２進１に切換えられたとき、フリツプ・フロンｆ
　２０−８０６は２進ｌの状態に切換えられる。これで
、ＥＸＯＲ回路２０−８１２　Ｋ　Ｊ：　ッテ信号ＲＮ
ＤＡＤＤＯ１０が２進１に切換えられるようにされる。

したがって、ＲＡＭチップ２０−８００のデータ入力部
に２進１の信号が印加され、一方、ＲＡＭチップ２０−
８０２のデータ入力部に２進Ｏの信号が印加される。こ
ノタメニ、２進１　がＲＡＭチップ２０−８０（１）ｉ
ｉＢＩのビット位置に書込まれ、一方、２進０がＲＡＭ
チノｆ２０−８０２の第１のビット位置に書込まれる。

第２のアドレス・シーケンスが続行されて、２進１がＲ
ＡＭチップ２０−８００の１０２４個のビット位置に書
込まれ、また、２進０がＲＡＭチップ２０−８０２の１
０２４個のビット位置に書込まれる。第２のアドレシン
グ・シーケンスの間、フリップ・フロ７７″２０−８０
４および２０−８０６からの２進０および２進１の出力
はデータ・ワードおよび行アドレスがキャッンーおよび
ディレクトリの位置のレベル１に夫々に書込まれるよう
にされる。

第３および第４のアドレシング・シーケンスの間、デー
タ・ワードおよび行アドレスは、キヤ。

シュ・ストア２０−４００および２０−８４の第２およ
び第３のレベルに書込まれる。ＱＬＴモードの操作に関
する更に別異の情報のためには、米国特許第４．１９５
，３４３号が参照される。

第３ｂ図には、ブロック２０−８２のディレクトリおよ
びキャッシュ・ストア書込みコントロール回路が、より
詳細に示されている。セクション２０−４からのキー？
　７　”　ユ’　ヒツト信号ＨＩＴＯＯ１００Ｏ〜ＨＩ
　Ｔ　Ｑ　０２０００およびセクタ、ｙ２０−８６がら
のラウｙ　トｍ　ｏビン信号ＲＯＵＮＤＯ１１０〜ＲＯ
ＵＮＤＩＯＩＯに応答するこれらの回路は、書込み信号
のセットＷＲＩＴＦ、０ＣＯＯ〜ＷＲＩＴＥ３ＣＯＯお
よびＷＲＩＴＥＯＯＩＯ〜ＷＲＩＴＥ３０ＩＯを発生さ
せるように操作される。

イｈ号ＷＲＩＴＥＯＣＯＯ〜ＷＲＩＴＥ３ＣＯＯはキャ
ッシュ拳ストア２０−４００およびキャッシュ・ディレ
クトリ２０−８４に印加されて、リグレイスおよび書込
みサイクル操作の双方の間に、データ・ワードおよび行
アドレスが特定されたキャッシュおよびディレクトリ位
置に書込まれることが可能にされる。

より詳細には、ブロック２０−８２の回路には、１対の
ＮＡＮＤケ”−）　２０−８２０および２０−８２２．
１対のＤ−タイツｅフリップ・フロッグ２０−８２４お
よび２０−８２６、複数個のインバータ回路２０−８２
８．２０−８３０．２０−８３２および２０−８４６、
複数個のＡＮＤ＋”−ト２０−８３４．２０−８３６．
２０−８４０．２０−８４２および２０−８５６、複数
個のＮＯＲグー　ト　２０−８３８　　、　２０−８４
４　　、　２０−８５０〜２０−８５４、および、デコ
ーダ回路２０−８４８が含まれティる。ＮＡＮＤゲート
２０−８２０および２Ｑ−８２２ｒ／′ｉ、信号ＨＩＴ
ＯＯＯＯＯＯ〜ＨＩＴＯＯ２０００に応答して、夫々に
ヒツト選択信号Ｈ８ＥＬＯ１０１０およびＨ８ＥＬＯＯ
ＯＩＯを発生させて、Ｄ−タイプ・フリッグｅノロ７ノ
２０−８２４および２０−８２６をセットするようにさ
れる。２個のセットのＡ　Ｎ　Ｄ／Ｎ　Ｑ　Ｒケ８−ト
２０−８３４．２０−８３６．２０−８３８および２０
−８４０．２０−８４２．２０−８４４は、ラウンド・
　□ロヒン信号ＲＯＵＮＤＩＯＩＯ、ＲＯＵＮＤＯＩＩ
Ｏ、リグレイス信号ＲＥＰＬＡＣＯＩＯ＄−よびＲＥＰ
ＬＡＣＯＯＯ−、および、ヒツト選択信号Ｈ８ＥＬＯＩ
ＩＩＯ、Ｈ８ＥＬＯＯＩＩＯの相３，１なるものを組合
せて、図示されるような選択信号５ＥＬ（１０１０１０
オヨび５ＥＬＯＯＯＯＩＯを発生するようにされる。そ
の信号はデコード回路２０−８４８　”’ＣＴ　コ−ｈ
”すれ、書込み信号ＷＲＩＴＥＯＣＯＯ〜ＷＲＩＴＥ３
ＣＯＯの適当なものが、書込み信号ＷＲＴＰＬＳＩＩＯ
に応答して２進０状態になるようにされる。まだ、信号
５ＥＬＯＯＯＯＩＯおよび５ＥＬ００１０１０は、ＮＯ
Ｒゲート２ｏ−８５０〜２ｏ−８５４およびＡＮＤケゝ
−）２０−８５６内で選択的に組合わされて、書込み信
号ＷＲＩＴＥＯＯＩＯ〜Ｗ［ＴＥ３０］０の対応するも
のを発生するようにされる。

第２図から認められるように、４レベルのキャッジ−・
ディレクトリの各々のレベルには３個のＲＡＭチノノか
含まれ、その各々のチップには１０２４Ｘ／Ｉビ、上位
置が含まれている。各々のＲＡＭチップはセクション２
０−５からの列アドレス信号ＡＤＤＲ０８２００〜１７
２００を受入れる。これらの信号は、メイン・ストアの
要求アドレスの上位１０アドレス・ビット（即ち、ビッ
ト０−９）に対応している。ブイレフ）す２０−８４の
全てのチップは、第２図において示されているように、
チア７″のチア１選択ターミナル（ＣＳ）を接地するこ
とによって可能化される。

これに加えて、各々のレベルの３個のチップは、セクシ
ョン２０−８２からの書込み可能化信号ＷＲＩＴＥＯＣ
ＯＯ〜ＷＲＩＴＥ３ＣＯＯの対応するものを受入れる。

これらの信号のいずれかが２進Ｏにされたときは、指′
定されたレベルの全てのチ、ｆは書込み操作のために可
能化される。

正常な操作の間、指定されたレベルに書込まれるべきデ
ィレクトリのアドレス・データは、反転され、そして、
指定されたレベルの信号のセットＨＤＡＴＯＯＢＩＯ−
ＨＤＡＴ０９Ｂ１０〜ＨＤＡＴ３０Ｂ１０−ＨＤＡＴ３
９Ｂ　１０のひとつとして、ブロック２〇−８６の３状
態ドライバ回路を介してデータのセットの対応するもの
に順次に印加される。これに加えて、ここに説明される
ように、ブロック２０−８６内に含まれているパリティ
・ゼネレータ回路は、信号ＰＢＩＴＯＯＩＡＩ　　、Ｐ
ＢＩＴＯＩＩＡＩ　〜ＰＢＩＴＯＯＩＤＩ。

ＰＢＩＴＯＩＩＤＩを発生させる。これらの信号は行ア
ドレスの相異なる５ビツト部分のだめの・クリティ・ビ
ットのセットであシ、これらもまた指定されたディレク
トリ・レベルに書込まれるものである。

第３ｃ図には、ブロック２０−８６のディレクトリ・パ
リティおよびモード・コントロール回路カ、よシ詳細に
示されている。これらのディレクトリ・／（’リティ回
路には、ブロック２０−８６０のパリティ発生回路、ア
ドレスおよびパリティ・ドライバ回路、および、コ／）
にレータ回路が含まれている。

モード・コントロール回路には、ブロック２Ｑ−８８０
のヒツト・コンパレータ、モード・コントロールおよび
エラー・インディケータ回路が含まれている。

第３ｃ図から認められるように、ブロック２゜−８６０
には１対のパリティ・ゼネレータ回路２０−８６１およ
び２０−８６２が含まれており、その各々は、セクショ
ン２０−１０からの入力メモリ・アドレスの行アドレス
部分の相異なる５ビツトのための・やりティ・ビットを
発生させる。同じ行アドレスが、ブロック２０−８６３
のインバータ３状態ドライバ回路に印加される。これら
の回路は、書込み操作の間に、２進０になるようにされ
る信号ＣＹＷＲＩ　Ｔ　Ｏ００によって可能化される。

これにょシ、反転された行アドレスが、信号ＨＤＡＴＯ
ＯＡＩＯ〜ＨＤＡＴ３９Ａ　Ｉ　Ｏとしてドライバ出力
ターミナルに印加される。

そこから、それらはディレクトリ２０−８４のレベルの
各々のキャッシュｅディレクトリ・チップのデータ人力
／出力ターミナルに印加される。各省の読出し操作の間
に、ブロック２０−８６３のドライバ回路は不可能化さ
れ、ブイレフ）　！Ｊ　２０−８４から読出されたキャ
ッシュ・ディレクトリの行アドレスが信号ＨＤＡＴＯＯ
ＯＩＯ−０８１０〜ＨＤＡＴＯ３０１０−３９１０の４
個のセットとしてコントロ−ル回路２０−４２０〜２０
−４２８に印加されるようになる。前述されたように、
これらの信号は、ヒツト状態の生起を決定するために、
行アドレスと比較される。

同様な態様において、発生された奇数パリティ信号ＤＰ
ＢＩＴＯＯＯＯおよびＤＰＢＩＴｌｏｏＯは、反転３状
態ドライバ回路２Ｏ−８６４ａ　〜２Ｏ−８６４ｄの入
力部に印加される。書込み操作の間に可能化されたとき
、反転された・、Ｏリティ信号が、ディレクトリ２０−
８４のディレクトリ・レベルのキャッシュのディレクト
リ・チップの入力／出力ターミナルに印加される。行ア
ドレスおよびそれに関連された・やリティ・ビットを反
転させることにょシ、所望の比較を行うために必要とさ
れるロジック回路の総数を減少させることができる。

読出し操作の間、ドライバ回路２Ｏ−８６４ａ〜２Ｏ−
８６４ｄは不可能化され、ディレクトり　２　Ｐ−８４
から読出された４対の・ヤリティ・ビット信号は、ブロ
ック２０−８６６の４個のコン・やレータ回路２０−８
６６　ａ　〜２０−８６６　ｄの対応するものに印加さ
れる。ディレクトリのパリティ信号の対は、回路２　（
、）　−８６１および２０−８６２によって発生された
パリティ信号ＤＰＢＩＴＯＯＩＯおよびＤＰＢＩＴＩＯ
ＩＯと比較される。

第３ｃ図から認められるように、コン・やレータ回路２
０−８６６　ａ　〜２０−８６６　ｄの各々には１対の
ＥＸＯＲゲート（例えば、２Ｏ−８６７ａおよび２Ｏ−
８６８ａ）が含まれておシ、それらの出力部は出力ＮＯ
Ｒケ゛−ト（例えば、２Ｏ−８６９ａ　）内で組合わさ
れている。行アドレスで発生されたパリティ・ビットが
、対応するディレクトリ・レベルから読出されたヒツト
と比較されると、次いで、出力ＮＯＲケ゛−トは、ヒツ
ト可能化信号ＨＩＴＥＮＯＯＩＯ〜ＨＩ　ＴＥＮ３０１
０の対応するものを２進１状態にさせる。これは、ディ
レクトリの・やリティ・エラーが検知されなかったこと
を指示するものである。ディレクトリのノＰリティがあ
るレベル内で検知されたとき、信号ＨＩＴＥＮＯＯＩＯ
〜ＨＩ　ＴＥＮ３０１０の対応するものが２進Ｏ状態に
される。

ヒツト可能化信号は、ブロック２０−８８０の回路に対
する入力として印加される。これらの回路には４個のＯ
Ｒダート２０−８８１〜２０−８８４が含まれており、
これらは、ヒツト可能化信号ＨＩＴＥＮＯ０，１０−Ｈ
ＩＴＥＮ３０１０をセクション２０−４２からのヒ、　
ｌ−信号ＨＩＴＯＯＯＯＯＯ〜ＨＩＴＯＯ３０００と組
合せて、ヒツト無効信号ＰＡＲＥＲＲＡＯＯ〜ＰＡＲＥ
ＲＲＤＯＯを発生させる。セクション２０−４２の回路
によってヒツト状態が検知されたとき、信号）ＩＩＴＯ
ＯＯＯＯＯ〜ＨＩＴＯＯ３０００の対応するものが２進
０状態にされる。ディレクトリの・やリティ・：ｒ−７
１）：コン・ぐレータ回路２０−８６６によって検知さ
れたとき、当該レベルのためのヒツト可能化信号は２進
Ｏにされる。これは、次いで、ＯＲケ゛−）　２０−８
８１〜２０−８８４の１個により適切なヒツト無効信号
が２進０状態にされるようにする。

全部で４個のヒツト無効信号はＮＡＮＤゲート２０−８
８７内で組合される。このダートは、ある無効とｙ　）
　（ＢＤち、信号ＰＡＲＥＲＲＡＯＯ−ＰＡＲＥＲＲＤ
ＯＯの１個が２進Ｏであるとき）に応答して信号ＰＡＲ
ＥＲＲＯ１０を２進１にする。信号ＰＡＲＥＲＲＯ１０
は、セクション２０−１０からの信号ＣＰＲＣＬＫＯＩ
Ｏに応答して、Ｄ−タイプ・フリツノ・フロノグにクロ
ックして入力される。ディレクトリのノヤリティ・エラ
ー状態が有効であるとき、フリ、ゾ・フロ、ゾ２０’−
８８８の状態が信号される（即ち、ディレクトリの読出
しサイクル操作の間に生起する）。

また、無効ヒツト信号は、図示されているように、１対
のＮＡＮＤダート２０−８８５および２〇−８８６内で
組合される。即ち、レベル０および１のだめの無効ヒツ
ト信号はＮＡＮＤケや一ト２０−８８５内で組合され、
一方、レベル２および３のだめの無効ヒツト信号はＮＡ
ＮＤケ゛−上２０−８８６内で組合される。ＮＡＮＤゲ
ート２０−８８５で信号ＤＩＲＰＥＯＯＩＯが２進１に
されたときは、これはレベル０および１内での無効ヒツ
トの検知を信号するものである。同様にして、ＮＡＮＤ
ゲート２〇−８８６で信号ＤＩＲＰＥＩＯＩＯが２進１
にされたときは、これはレベル２および３内での無効ヒ
ツトの検知を信号するものである。

ディレクトリのヒツト信号ＤＩＲＰＥＯＯＩＯおよびＤ
ＩＲＰＥＩＯＩＯは、更に別異のＮＡＮＤゲート２〇−
８８９および２０−８９０に内でノｅリティ・エラー有
効信号ＰＡＲＥＲＲＩ　ｌ　Ｏと組合される。ＮＡＮＤ
ケ９−ト２０−８８９で信号ＤＩＲＰＥＯＯＯＯが２進
０状態にされたとき、これは有効なエラーがディレクト
リのレベル０または１内で生起したものとして検知され
たことを信号するものである。同様にして、ＮＡＮＤゲ
ート２０−８９０で信号ＤＩＲＰＥ１００Ｏが２進０状
態にされたとき、これは有効なエラー力玉しベル２″！
！、たは３内で生起したものとして検知されたことを信
号するものである。

信月ＤＩＲＰＥ００００およびＤＩＲＰＥｌｏｏＯで、
夫々に、１対のＤ−タイプ・フリップ・フロップ２０−
８９２および２０−８９４の切換えがコントロールされ
る。いずれかの信号が２進０に切換えられたとき、フリ
ップ・フロッグ２０−８９２および２０−８９４の対応
するものが２進１状態に切換えらｈる。該フリップ・フ
ロッグからの出力信号ＤＢＡＮＫＯＯＯＯおよびＤＢＡ
ＮＫｌｏｏＯは、別異のキャッシュ・セクンヨンの操作
と同様にラウ／トーロビン回路のノノウント・シーケン
スをコントロールするために使用される。例えば、これ
らの信号は、接続されたＮＡＮＤゲート２０−８９５お
よび２〇−８９６内で、ラウンド・ロビン・セクション
２０−８０からの最上位ビット信号ＲＯＵＮＤＯＯＩＯ
と組合される。出力グー）　２０−８９５によって発生
された出力信号ＲＯＵＮＤＯ１１０で、セクション２〇
−８０のラウンド―ロビン・カラ／り回路によって初め
に発生された最上位ビット信号ＲＯＵＮＤＯ１１０の状
態がコントロールされ、または達成される。

特にいえば、信号ＤＢＡＮＫＯＯＯＯおよびＤＢＡＮＫ
ｌｏｏＯの双方が２進ｌであるとき、信号ＲＯＵＮＤＯ
Ｉ　１０の状態は信号ＲＯＵＮＤＯＯＩＯの関数として
変化される。したがって、ラウンド・ロビンのカウント
・シーケンスは正常に続行される。

しかしながら、信号ＤＩＲＰＥＯＯＯＯが２進Ｏに切換
えられたとき、信号ＤＢＡＮＫＯＯＯＯは２進ＯＫ切換
えられる。これで、ＮＡＮＤゲート２０−８９５は信号
ＲＯＵＮＤＯｌ　１０を２進１状態にするようにされる
。信号ＤＢＡＮＫＯＯＯＯが２進Ｏにある限り、最上位
ビット信号ＲＯＵＮＤＯ１１０は２進１に留まる。した
がって、ラウンド嗜ロビ／のカウント・シーケンスは、
レベル２および３を特定するためにのみ変更される。

同様にして、信号ＤＩＰＲＥ１００Ｏが２進Ｏに切換え
られたとき、信号ＤＢＡＮＫ１００Ｏは２進０に切換え
られる。これで、ＮＡＮＤダートは信号ＲＯＵＮＤＯ２
００を２進１にするようにされる。その結果、ＮＡＮＤ
ケ゛−ト２０−８９５は最上位ビット信号ＲＯＵＮＤＯ
１１０を２進Ｏにするようにされる。これで、ラウンド
Φロビンのカウント−シーケンスが変更されて、レベル
Ｏおよびｌのみが特定されるようにされる。これに加え
て、信号ＤＢＡＮＫＯＯＯＯおよびＤＢＡＮＫｌｏｏｏ
は、セクション２０−４２のコンパレータ回路の対に対
する入力として印加される。かくして、コンパレータ回
路の対は、信号ＤＢＡＮＫＯＯＯＯおよびＤＢＡＮＫｌ
ｏｏＯの状態の関数としてのヒツト信号を発生させるこ
とが抑止される。

付加的なケゝ−）　２０−８９７〜２０−９００は、キ
ャッシュはメモリが゛イエロウ”または訂正可能なエラ
ー状態にあるとして信号される程度の落ちたモードで操
作されているとき、および、キャッシュはメモリが”レ
ッドまたは訂正不可能なエラー状態にあると、して信号
されて、オフ−ラインに配されているとき、ＣＰＵｌ０
に対して報告するために使用される。特に、ＡＮＤグー
）２０−８９９で、有効カバリティ・エラー信号ＰＡＲ
ＥＲＲＩ　１０がＣＰＵ１Ｏからキャッシュのコントロ
ールされる信号ＣＹＣＡＤＮＯＣＯと組合されて、メモ
リのイエロウ・エラー信号ＣＡＤＹＬＯＯＩＯが生成さ
れ、これはＣＰＵ１０に印加される。双方のフリップ・
フリップが２進０であるとき、ＮＯＲグー）２０−８９
７で信号ＤＩＲＲＥＤＯＩＯが２進１状態にされ、これ
はＯＲケ８−　）　２０−８９８を介してＣＰＵｌ０に
向けられて、訂正不能な状態の生起を信号するようにさ
れる。これに加えて、第１の有効なパリティ・エラーの
生起を蓄積するために、更に別異のＤ−タイプ・フリ、
プ・７０．ノ２０−８９１が使用される。ＮＡＮＤケゝ
−）　２０−８８７からの出力信号ＰＡＲＥＲＲＯ１０
はケ８−ト２０−９０３によって反転されて信号ＰＡＲ
ＥＲＲＯＯＯを生成するようにされ、これはＮＡＮＤゲ
ート２０−９０２によって発生されたキャッシュ・ヒッ
ト信号ＣＡＣＨＩＴ１１０と組合される。結果として生
じた信号ＣＡＣＨｉＴ２００はセクション２０−１０に
向けられて、正常なキャッシュ・ミス状態の場合のよう
にメイン・メモリの要求を生じさるために使用される。

操作の説明 第１図〜第３ｃ図を参照することで、この発明の好適実
施例の操作が、第４図の７０つ図および第５図のタイミ
ング図に即して説明される。

この発明の好適実施例のキャッジ−・ユニットで、４個
全てのキャッシュ・レベルが操作可能まだは活性的であ
る正常な操作モードから、２個のレベルが操作可能また
は活性的であるグレード降下の操作モードに、そしてい
ずれのレベルも操作可能ではなくまたは活性的でないパ
イ・ぐス操作モードに至るまで続行されるモード変移を
させることにより、巧妙なグレード降下がなされる。第
４図のフロラ図には、これらのモード変移がどのように
して生起されるかが示されている。

キャッシュ・ユニット２０が操作開始がされて、正常に
操作されているものとする。１例として、成功した読出
し要求がキャッシュに蓄積されていだＣＰＵ’Ｔｈ求デ
ータによって発せられ、そのアクセスでディレクトリの
ノやリティリエラーを生じるものとする。これらの要求
に応答する操作について以下に検討される。ＣＰＵｌ０
が第１図のキャッジ−・ユニット２０に対してメモリ読
出し要求を発したとき、２０ビツトのメイン・メモリ・
アドレスは、適当なパス・コントロール信号とともにイ
ンタフェース１８のアドレス・ラインに印加される。こ
れで第５図のタイミング・シーケンスが開始されるが、
ここに、バス・アドレス信号ＢＡＲ０３００１０〜ＢＡ
Ｒ２２００１０はインタフェース１８のアドレス・ライ
ンから受入れられる。

第２図から、信号ＡＤＤＲＯ８２００〜ＡＤＤＲ１７２
００に対応する１０ビツトの列アドレスが、ディレクト
リおよびキャッジ−・セクション２０−８および２０−
４の諸種の部分に印加されることが認められる。また、
そのときに、信号ＡＤＤＲＯＯＩＯ〜ＡＤＤＲＯ７１０
、信号ＡＤＤＲＯＡＩ　Ｏ〜ＡＤＤＲＯＢＩＯに対に６
ｆる１０ビ、トの行アドレスがヒツト／ミス・コントロ
ール回路２０−４２に印加される。

第２図のキャッジ−・ディレクトリ２０−８４に印加さ
れだ列アドレスで、４個のディレクトリ・レベルの各々
から行アドレスの読出しがなされる。

これは読出し操作であることから、第３Ｃ図のドライバ
回路２０−８６３は不可能化される。したがって、信号
ＨＤＡＴＯＯＢＩＯ〜ｆ（ＤＡＴ３９Ｂ１０に対応する
行アドレスは、コンパレータ回路２０−４２０〜２０−
４２６に対する入力として印加される。

上記されたことと並行して、第３Ｃ図の・９リティ発生
回路２０−８６１および２０−８６２は、入力行アドレ
スからｉ？リティ・ビット信号ＤＰＢＩＴＯＯＩＯおよ
びＤＰＢＩＴＩＯＩＯを発生させる。これは読出し千■
作であることから、ドライバ回路２０７８６４ａ〜２Ｏ
−８６４ｄは抑止される。しだがって、ディレクトリ・
レベルから読出された・やリティ・ビット信号のセット
は、コ／・ぞレータ回路２Ｏ−８６９ａ〜２Ｏ−８６９
ｄに対する入力として印加される。

コン・やレータ回路２０−４２０〜２０−４２６は、４
個のディレクトリ行アドレスをメモリ要求行アドレスと
比較するように操作される。要求されているデータはキ
ャッシュ・ストア２０−４０に蓄積されているものとさ
れていることから、コンパレータ回路の１個が操作され
て、ビット信号ＨＩＴＯＯＯＯＩＯ〜　ＨＩＴＯＯ３０
１０の　１　イ固を　ヒ　ソ　ト　状態を示す２進１状
態にするようにされる。同時に、コンツクレータ回路２
Ｏ−８６６ａ　〜２Ｏ−８６６ｄは、ディレクトリ・ア
ドレスのパリティ・ビットをメモリ行アドレスから発生
されたパリティ・ビットと比較するように操作される。

読出し要求でディレクトリのｉ？　リティ・エラーが生
ずるものとされていることから、コンパレータ回路２０
−８６６　ａ　〜２０−８６６　ｄの１個が操作されて
、ヒツト可能化信号の１個を２進１状態にするようにさ
れる。ディレクトリの）ｅリティ・エラーが、要求され
たデータが蓄積されているレベルの細部またはセット（
即ち、ヒツトの生じた個ルｒ）において生じたものとす
れば、ＮＡＮＤゲート２〇−８８７が操作されて、ディ
レクトリのパリティ・エラー信号ＰＡＲＥＲＲＯＩ　Ｏ
を２進１にするようにされる。

第５図から認められるように、信号ＰＡＲＥＲＲＯ１０
は、メモリ要求の受入れに続いて、約９０ナノ秒仮に発
生される。これは読出し要求であることから、約４０ナ
ノ秒後に、信号ＰＡＲＥＲＲＯ１０は、セクション２０
−１０のクロック回路からのタイミング信号ＣＰＲＣＬ
ＫＯＩＯに応答して、フリツノ・フロ７ノ２０−８８８
にクロックして入れられる。これにより、ノソリティ０
エラー有効信号ＰＡＲＥＲＲＩ　１０が２進１になるよ
うにされる。第５図から認められるように、この信号で
、直ちに、ヒツト無効信号ＤＩＲＰＥ００１０およびＤ
ＩＲＰＥＩＯＩＯの状態がケゞ−トされて、グレード降
下モード・フリ、プ・フロ。

ゾ２０−８９２および２０−８９４に入れられる。

第４図のフロラ・チャートから、信号ＰＡＲＥＲＲ１１
０で信号されるようにディレクトリのノやリテイ・エラ
ーの検知でキャッシュｅストア２０−４０がノ９イ・Ｐ
スされ、まだ、要求されたデータがメイン・ストア１２
からフェッチされることが認められる。

特に、回路２０−４２によって信号されたときのヒツト
状態の発生で、ＮＡＮＤゲート２０−９０２がキャッシ
ュ・ヒツト信号ＣＡＣＨＩＴＩＩＯが２進１状態になる
ようにされる。しかしながら、ＮＡＮＤケ゛−ト２０−
８８７が２進０に切換えられている信号ＰＡＲＥＲＲＡ
ＯＯ〜ＰＡＲＥＲＲＯ００の１個によって２進１に切換
えられたときに、信号ＰＡＲＥＲＲＯ００は２進０にさ
れた。これは、ＮＡＮＤゲート２０−９０４で信号ＣＡ
ＣＨＩＴ２００が２進Ｏ状態に切換えられることを抑止
する。その結果、信号ＣＡＣＨＩＴ２００は、セクショ
ン２０−１０の回路で、メイン・ストア１２に向けられ
るメモリ要求を発生するようにされる。

第４図から認められるように、第３ｃ図の回路２０−８
８０で、キャッシュのどの細部においてブイレフ）　ｌ
）のパリティ・エラーが生じたかを定められる。牛ｌｊ
°に、グレード降下モード・フリツノのフリツノ２０−
８９２および２０−８９４の状態で、レベルのいずれの
セットまたは細部が不可能化されるものであるかが規定
される。

レベルＯに蓄積されているデータがアクセスされていた
ときに、ディレクトリのパリティ・エラーが生じたもの
とする。したがって、第４図に示されるように、キャッ
ジ−操作はレベルＯおよび１をオフラインに切換えるよ
うに進行される。即ち、第５図に示されるように、メモ
リ要求の受入れから約１５０ナノ秒してからフリップ・
フロ。

ノ２０−８９２が２進１状態に切換えられる。

上述の切換えの結果、グレード降下モード信号ＤＢＡＮ
ＫＯＯＯＯが２進Ｏにされる。信号ＤＢＡＮＫ１００Ｏ
は２進１状態に留まる。しだがって、ＮＡＮＤケゞ−ト
２０−８９５は、最上位のラウンドｅロビン・ビット信
号ＲＯＵＮＤＯＩ　１０を２進１に切換える。第５図か
ら認められるように、これは信号ＤＢＡＮＫＯＯＯＯの
切換えに続いて約５ナノ秒後に生起する。信号ＤＢＡＮ
Ｋ００００は、ＮＡＮＤゲート２０−８９５でラウンド
・ロビン嗜ビ、１・信号が２進１状態に留まるようにす
る。かくして、セクション２０−８０のラウンド・ロピ
ン・カウンタは、ここに説明されるように、メモリ書デ
ータがレベル２および３内にのみリプレイスされること
を有効に許容する。これに加えて、２進０の信号ＤＢＡ
ＮＫＯＯＯＯは、第２図のレベル１およびレベル２のコ
ンノにレータ回路２０−４２０および２０−４２２を不
可能化させる。かくして、レベル０および１は、後続の
メモリ読出しの要求に関してオフラインに留まる。

第４図から認められるように、有効な・モリティ・エラ
ー信号ＲＡＲＥＲＲＩ　１０はイエロウ・エラ一応答信
号ＣＡＤＹＬＯＯＩＯを２進１にする。要求されたデー
タがメインＣストア１２からキャッシュΦユニット２０
によって受入れられると、それは直ちに回路２０−８８
０によって修正されたようにラウンド・ロビンのレベル
信号によって特定されたレベルの次続する位置に再書込
みされる。即ち、セクション２０−１０のりプレイスメ
ント回路は、リプレイス信号ＲＥＰＬＡＣＯＩＯをリル
イスメント操作を示す２進１にするように操作される。

これは、書込みサイクル信号ＣＹＷＲＩＴＯＩＯが、セ
クション２〇−１０のりプレイスメント回路によって２
進１にされるという結果をもたらすものである。

第３ａ図から認められるように、信号 ＣＹＷＲＩＴＯＩＯは、メモリ要求列アドレスに応答し
てラウンドｅロビン書カウンタ・チップ２０−８００お
よび２０−８０２から読出されたレベル信号ＲＯＵＮＤ
ＯＡＩＯおよびＲＯＵＮＤＩＡＩＯがフリップ・フロ、
ｆ２０−８０４および２０−８０６にロードされるよう
にする。前述されたように、最上位ヒツトのラウントー
ロビン・カウンタは、第３Ｃ図のフリツノ・フロ、ゾの
状態によって修正され、そして、ブロック２０−８２の
書込みコントロール回路に印加される。キャッシュ・ユ
ニット２０はリプレイスメント操作を実行していること
から、第３ｂ図の選択信号５ＥＬＯＯＩＯＩＯおよび５
ＥＬＯＯＯＯＩＯは、ラウンド・ロビン・カウンタ（Ｒ
号ＲＯＵＮＤ　１０１０　オよびＲＯＵＮＤＯ］、　１
０の関数として発生される。

より詳細には、信号ＲＯＵＮＤＯ１１０の２進１の状態
が反転されたとき、ＮＯＲケート２０−８４４が選択信
号５ＥＬＯＯＯＯＩ　Ｏを２進１にするようにされる。

選択信号５ＥＬＯＯＬＯＩＯは、信号ＲＯＵＮＤ　１０
１０の状態の関数として、２進１ま・だは０になるよう
にされる。プロ、り２０−１０のりプレイスメント回路
による書込みパルス信号ＷＲＴＰＬＳＩＩＯの発生とと
もに、デコーダ回路２０−８４８は書込み信号ＷＲＩＴ
Ｅ２ＣＯＯまたはＷＲＩＴＥ３ＣＯＯのいずれかを２進
０にする。同様にして、回路２０−８５０〜２０−８５
６は書込み信号ＷＲＩＴＥ２０１０またはｗＲＩＴＥ３
０１０のいずれかを２進１にする。したがって、メイン
０ストア１２からのデータは、キャッジ−・ディレクト
リ２０−８４およびキャッシュ・ストア２０−４００の
レベル２またはレベル３に書込捷れるのみである。

第２図から認められるように、メモリ要求行アドレスは
、信号ＷＲＩＴＥ２ＣＯＯまたはＷＲＩＴＥ３ＣＯＯに
応答してキャッジ−・ディレクトリ・レベルに１込まれ
る。キャッシュ・ストア２０−４００の場合には、信号
ＷＲＩＴＥ２０１０まだはＷＲＩＴＥ３０１０は選択ロ
ジ、り回路２０−４３０をしてチップ選択信号ＣＨＩＰ
Ｓ２０００またはＣ）ＩＩＰＳ３０００の適切なものを
２進０にして、レベル２またはレベル３のＲＡＭチ、ｆ
が可能化されるようにする。信号ＤＡＴＡＯＯＡＩＯ−
ＤＡＴＡ１９Ａ１０に対応してメイン・ストア１２から
受入れられたデータは、信号ＷＲＩＴＥ２ＣＯ（ｌまた
はＷＲＩＴＥ３ＣＯＯに応答しだ行アドレスによって特
定された位置に書込まれる。

第４図から認められるように、要求データがキャッシュ
・ストア２０−４００に書込まれているとき、それはイ
エロウ・エラ一応答信号ＣＡＤＹＬＯＯＩＯとともにイ
ンタフェース１８を介してＣＰＵに向けられる。その後
、キャッシュ・ユニット２０はグレード降下モードにお
いてメモリ要求の処理を続行する。かくして、ＣＰＵｌ
０は検知されたキャッジ−のエラーまたは失敗にも拘ら
ず適度に効果的に操作されることができる。

明らかに、不具合な状態を訂正するのに好都合となるま
で、操作はグレード降下モードにおいて続行されうるも
のである。キャッジ−・ユニット２０は、時間を消費す
る告知および／または診断処理を含んでいる責重な処理
時間を用いることなしに第４図の操作を自動的に実行す
るものであることから、システム操作は増強され、また
、信頼度は向上される。更に、これらの操作は最少限の
付加的な回路をもって実行されうるものであり、これに
よってもシステムの信頼度が加えられるものである。

第４図から認められるように、この例においては、レベ
ル２または３に対応する活性のまたは残留のキャッシュ
・レベル内で更に別異のディレクトリ・・ξリティ・エ
ラーが検知されるまでは、キャッジ−・ユニット２０は
グレード降下モードにおいて操作を続行する。

エラーを生じる次のメモリ読出し要求ではレベル２また
は３内に蓄積されているデータのアクセス操作が特定さ
れるものとする。上述された態様において、第３ｃ図の
セクション２０−８６の回路で、ヒツト無効信号ＤＩＲ
ＰＥＩＯＩＯが２進１になるようにされる信号が発生さ
れる。これは読出し要求であることから、フリツノ・フ
リツノ２〇−８８８は再び２進１に切換えられる。この
とき、パリティ・エラー有効信号ＰＡＲＥＲＲＩ　１０
はＮＡＮＤケ°−）　２０−８９０で信号ＤＩＲＰＥ１
００Ｏが２進Ｏになるようにして、これでグレード降下
フリ、ｆ拳フロツノ２０−８９４が２進１に切換えられ
るようにされる。

第３Ｃ図から認められるように、信号 ＤＢＡＮＫ１００Ｏは２進Ｏに切換えられて、ＮＯＲグ
ー　　ト２０−８９７で信号ＤＩＲＲＥＤＯＩＯを２進
ＩＫするようにされる。これで、レッド・エラ一応答信
号ＣＡＤＲＥＤＯ１０が２進１．にされる。

第４図から認められるように、信号ＤＢＡＮＫ１００Ｏ
の２進０の状態で、活性のレベル２および３は第２図の
不可能化コンパレータ回路２０−４２６〜２０−４２８
によってオフラインに切換えられるようにされる。キャ
ッシュ・ユニット２０は、前述された態様でメイン・ス
トア１２からデータをフェッチするように操作される。

受入れられると、データはレッド拳エラ一応答信号ＣＡ
ＤＲＥＤＯＩＯとともにインタフェース１８を介してＣ
ＰＵｌ０に向けられる。第４図から認められるように、
キャッンー・ユニット２０がバイパスまたはオフライン
の操作モードに配されたことを示すスティタス情報を発
生させるために必要な動作をＣＰＵｌ０が行なうように
される。

ディレクトリ・ノやリティｅエラーが、レベル２および
３内に蓄積されていたデータがアクセスされていたとき
に初めに生じたものとすれば、レベル２および３か第４
図で示されるようにオフラインに配されることが認めら
れる。特に、第３ｃ図のフリ、７６・フロップ２０−８
９４は２進１に切換えられ、一方、フリップ・フロン！
２０−８９２は２進Ｏ状態に留まる。したがって、これ
は、ＮＡＮＤり゛−ト２０−８９５で最上位ラウンド・
ロビン・カウンタ・ビット信号ＲＯＵＮＤＯＩ　１０が
２進Ｏ状態にされるようにする。したがって、リプレイ
スメント操作の間に、データはキャッジ−Φディレクト
リ２０−８４およびキャッシュ・ストア２０−４００の
レベル０および１にのみ書込１れることが許容される。

即ち、セクション２０−８２の回路は信号ＲＯＵＮＤＯ
Ｉ　１０の状態によって条件づけられて、書込ミ信号Ｗ
ＲＩＴＥｏＣｏｏオヨびＷＲＩＴＥＩＣＯＯを２進０に
し、また、信号ＷＲＩＴＥＯＯＩＯおよびＷ［ＴＥ１０
１０を２進０にするようにのみされる。

前述されたところから、この発明の装置によって、より
信頼度の商い、実行の効果のあるキャッンー・システム
がどのようにして設けられることができるかが認められ
る。これは装置について最少の増加をもって達成される
ものであることから、高度の信頼度が保たれるものであ
る。

この発明のＡＪ適実施例について多くの変化がなされう
るものであることは、当業者によって容認されるところ
である。例えば、この発明の装置は別異のキヤ、ンユ構
成（例えば、蓄積位置、セクション等）および別異タイ
プのエラー検知装置とともに使用されることができる。

また、この発明では、例えば、最も古く使用されたもの
をリプレイスさせるやり方のような、別異タイプのりプ
レイスメント装置を使用することもできる。この発明の
好適実施例の装置では、キャッシュの蓄積容量をディレ
クトリのエラーに応答して全体的な容量の半分になるよ
うにグレードを降下させるべに操作させるものであるが
、当業者にとっては、キャッシュの蓄積容量は全体的な
蓄積容量の１／４または別異の分数分にまでグレードを
降下させうるものであることが容認される。

規定および法令にしたがってこの発明の最良形式のもの
が例示され、説明されだけれども、特許請求の範囲で示
されているこの発明の精神から外れることなく諸種の変
更がなされうるものであシ、また、ある場合には、この
発明の諸種の特徴は、別異の特徴について対応する使用
をすることなしに有利に用いられうるものである。

【図面の簡単な説明】

第１図は、この発明のキャッシュ・ユニットが含まれて
いるマイクロコンピュータ・システムのプロ、り図であ
る。 第２図は、第１図のキャッジ−・ユニットのプロ、り図
である。 第３ａ〜第３Ｃ図は、第２図のキャッジ−・ユニ、トの
相異なる部分をより詳細に示すものである。 第４図は、この発明の詳細な説明するために用いられる
フロラ図である。 第５１ｍｌは、この発明の詳細な説明するために用いら
れるタイミング図である。 １０・・・中央処理ユニ７）、１２・・・メイン・スト
ア、１５・・・ンステム・パス、２０・・・キャッシュ
・ユニッ）、２０−２・・・パス嗜インタフェース・セ
クション、２０−４・・・キャッシュ・ランダム・アク
セス・メモリ（ＲＡＭ）・セクション、２０−８・・・
ディレクトリ・セクション、２０−１０・・・リゾレイ
スメント・ロノ、り・セクション。 特許出願人　　　ハネウェル・インフォメーション・僕
＋、＝４．＋

Claims (8)

【特許請求の範囲】
1. （１）マイクロコンピュータ・システムにおいて使用す
   るだめのキャッシュ・ユニットであって、前記システム
   から受入れられた行および列アドレスを含んでいる要求
   に応答してメイン・メモリのデータを高速度でアクセス
   するようにされてなるものであシ、前記キャッシュ・ユ
   ニットには：多くのレベルの蓄積位置に組織され、前記
   レベル内の各々の位置は前記列アドレスの相異なるもの
   によって規定されているキャッシュ・ストア；前記キャ
   ッジ−・ストアと同数のレベルの蓄積位置に組織されて
   いるディレクトリ・ストアであって、前記ディレクトリ
   −ストアの各々の位置は、前記キャッシュ・ストアの前
   記レベルのどれがデータに対応するものであるかを指定
   する行アドレスを蓄積するだめのものであシ、そして、
   前記レベル内の各々の相異なる位置は前記列アドレスの
   相異なるものによって決定されるようにしてなる前記デ
   ィレクトリ・ストア； 前記ディレクトリ・ストアに結合されたエラー検知手段
   であって、前記検知手段は前記ディレクトリ・ストアか
   らアクセスされている行アドレスに関連されたエラーを
   指示するためにディレクトリ・エラー信号を発生させる
   ように操作されている前記検知手段；および 前記エラー検知手段に結合され、また、前記ディレクト
   リ・ストアおよび前記キャッシュ・ストアに操作的に結
   合されているモード・コントロール手段であって、前記
   モード・コントロール手段ハ前記キャッシュ・ストア・
   レベルの１個に蓄積されているデータをアクセスする処
   理の間に検知された前記ディレクトリ・エラー信号の初
   めの１個に応答して前記キャッジ−・ユニットをグレー
   ド降下の操作モードに切換えるように操作されており、
   前記モード・コントロール手段は前記グレード降下の状
   態にあるときは前記ディレクトリ・ストアおよびキャッ
   ジ−・ストアをエラーとけ関係がないことが検知された
   それらのブイレフｌ−ＩＪおよびキャッシュ・ストア・
   レベルに対してのみ操作するように制限を加えるように
   されている前記モード拳コントロール手段； が含まれている前記キャッジ−・ユニット。
2. （２）　　前記要求の前記列アドレスを受入れるために
   結合されたアドレス可能なりグレイスメント回路手段で
   あって、前記５回路手段は多くの多重ビ。 ト位置を有しておシ、前記相異なる列アドレスの各々の
   だめのものおよび前記多重ピッ）位置の各省は前記各々
   の相異なる列アドレスのために１ノプレイスメント・デ
   ータが書込まれるべき前記レベルの次の１個を指定する
   コード化情報を蓄積するようにされている前記の回路手
   段；および前記モード・コントロール手段は、前記グレ
   ード降下モードにあるとき、前記アドレス可Ｒヒな１ノ
   プレイスメント回路手段から読出されたコード化情報を
   修正して、エラーとは関係がないものとして検知された
   ディレクトリおよびストア・レベル内での前記データの
   りブレイスをすることを市１］限するように前記ディレ
   クトリおよびキャッシュ・ストアの前記条件づけをさせ
   るようにしてなる前記モーｔ’・コントロール手段； が更に含まれている特許請求の範囲第（１）項言己載ノ
   キヤ、シュΦユニット。
3. （３）　　前記ディレクトリ・ストアの前記レベル内の
   前記位置の各々にはそれに蓄積されだ前＝己行アドレス
   から発生される多くの・ぐリテイ・チェック・ヒツトが
   含まれ、そして、前記エラー検知手段には： 前記要求の前記行アドレスを受入れるために結合されて
   いるパリティ発生回路手段であって、前記多くの・ぐリ
   テイ・チェ、り・ビットを発生させるために操作されて
   いる前記／Ｆ　ＩＪティ発生回路手段；および 前記ディレクトリ・ストア、前記ノｊリテイ発生回路手
   段および前記モード・コントロール手段に結合された比
   較ダート手段であって、前記ディレクトリ・ストアに書
   込まれるべき行アドレスに関連されたディレクトリ・ノ
   Ｐリテイ・エラーを示すだめの前記ディレクトリ−エラ
   ー信号を発生させるように操作されている前記比較ダー
   ト手段；が含まれている特許請求の範囲第（２）項記載
   のキャッシュ拳ユニ、ト。
4. （４）　　前記要求の前記行アドレスを受入れるために
   および前記ディレクトリ・ストアに結合された比較手段
   であって、前記比較手段は前記要求の１個の列アドレス
   に応する前記ディレクトリ・ストア・レベルから読出さ
   れた行アドレスを前記１個の要求の行アドレスと比較す
   るようにされ、そして前記比較手段は前記１個の要求に
   よってアクセスされているテ゛−夕が前記キャッシュ・
   ストア・レベルの前記１個に蓄積されているかどうかを
   示すためのヒツト信号を発生させるように操作されてい
   るもの； が更に含捷れている特許請求の範囲第（２）項記載のキ
   ャッシュ−ユニット。
5. （５）前記モード・コントロール手段には：前記比較手
   段および前記エラー検知手段に結合された日ソ、り回路
   手段であって、前記キヤ、シー・レベルの前記１個から
   アクセスされているデータが前記ディレクトリ・エラー
   信号の前記初めの１個を発生させる結果を生じたことを
   識別するための無効ヒツト信号を発生させるように、前
   記エラー信号を前記ヒツト信号と組合せるようにしてい
   る前記ロノック回路手段；および 前記ロノック回路手段および前記リプレイスメント回路
   手段に結合された双安定手段であって、前記双安定手段
   は前記キャッジ−・ユニットを前記グレード降下の操作
   モードに配するように所定の状態に切換えるべく前記無
   効ヒツト信号の前記初めの１個によって条件づけられて
   おシ、前記双安定手段は前記所定の状態にあるときに前
   記列アドレスに応答する前記アドレス可能なりプレイス
   メント回路手段から読出された前記コード化情報を修正
   してエラーに関係しないものとして無効ヒツト信号の前
   記初めの１個によって信号されたキヤ、ンユ・ストア・
   レベルにおいてのみ情報をリプレイスするようにされる
   もの； が含咬れている特許請求の範囲第（４）項記載のキヤノ
   ンユ１ｌ−Ｌニット０
6. （６）　　前記双安定手段は前記比較手段に結合してお
   り、前記双安定手段は前記所定の状態にあるときに、要
   求されたデータが、前記無効ヒツト信号の前記初めの１
   個を生成したキャッシュ・レベル内に蓄積されているこ
   とを示す更に別異のヒント信号を前記比較手段が発生さ
   せることを抑止するようにされている、特許請求の範囲
   第（５）項記載のキャッシュ＠１１ソト０
7. （７）　　前記双安定手段は別異の所定の状態に切換わ
   るように前記無効ヒツト信号の第２のものによって条件
   うけられ、前記双安定手段は前記別異の所定の状態にあ
   るときに、前記キャッジ−・ユニ７トをオフライン操作
   モードに配するいかなる別異のヒツト信号でも前記比較
   手段が発生させることを抑止するようにされている、特
   許請求の範囲第（５）項記載のキャッジ−・ユニット。
8. （８）前記キャッシュ・ストアの前記多くのレベルオよ
   び前記キャッジ−・ディレクトリ・ストアには所定数の
   レベル・グループが含まれ、また、前記コード化情報に
   は前記所定数に対応する複数個のビットが含まれておシ
   、前記モード・コントロール手段の前記双安定手段には
   ： 前記所定数のレベル・グループに対して数において対応
   している複数個の双安定要素であって、前記複数個の双
   安定要素の各々は前記所定数の前記無効ヒツト信号を受
   入れるだめに前記ロノック回路手段に結合されており、
   前記無効ヒツト信号の前記初めの１個は前記双安定要素
   の対応するものを前記所定の状態に切換え、前記双安定
   要素の前記のものは前記所定の状態にあるときに前記比
   較手段を条件づけ、そして、前記アドレス可能なりグレ
   イスメント回路手段から読出された前記所定数のコード
   化情報ビットの第１の所定のものの状態を修正して、後
   続する要求に応答してアクセスするだめの前記キャッシ
   ュ・ストア内の関連したレベル・グループの選択を抑止
   するようにされるもの； が含まれている、特許請求の範囲第（５）項記載のキャ
   ッシュ・ユニット。 （９Ｊ　　ＡｉＪ記ロフロ２フ２ 前記各くのレベルに対して数において対応している複数
   個の入カケ゛ート手段であって、前記入カケ゛ート手段
   の各々は前記レベルの相異なるものに対応するヒツト信
   号およびディレクトリ・エラー信号を受入れるために前
   記ディレクトリ・ストアおよび前記比較手段に結合され
   ておシ、前記各々の入力ダート手段は前記レベルの前記
   相異なるものの中でのディレクトリ・エラーを示すため
   に出力ヒツト・エラー信号を発生させるように操作され
   ている前記入カケ゛ート手段； 前記多くのレベル・グループに数において対応している
   複数個の出力ダート手段であって、前記出カケ゛ート手
   段の各々は前記レベル・グループの１個の該入カケ゛ー
   ト手段の各々からの前記出力信号を受入れるように結合
   され、また、前記複数個の双安定要素の所定のものに結
   合されており、前Ｈピ出カケ゛ート手段の各々は前記レ
   ベル・グループの前記１個の前記入力ダート手段から前
   記出力信号の初めのものに応答して前記複数個の双安定
   要素の前記所定のものを前記所定の状態に切換えるよう
   に操作されている前記出カケ゛ート手段；および 前記リプレイスメント回路手段および前記複数個の双安
   定要素の各々に結合されている出力口ノック・ケ゛ート
   手段であって、前記出力口ノック・ケ゛ート手段は前記
   所定の状態を表わす前記複数個の双安定要素からの信号
   と前記複数個のビットの第２の所定のものとを組合せて
   、前記双安定要素の状態にしたがって前記ビットの前記
   初めの所定のものの前記状態を修正するようにされてい
   る前記出力口ノック・ダート手段； が含まれている、特許請求の範囲第（８）項記載のキャ
   ッシュ・ユニット。 ００　　前記複数個のビットの前記初めの所定のものは
   最上位ヒツトに対応し、まだ、前記複数個のビットの前
   記第２の所定のものは最下位ビットに対応している、特
   許請求の範囲第（９）項記載のキャッシュ・ユニット。 αυ　前ｍｔ　多く　（Ｄレベルにはレベル０，１．２
   および３が含まれ、また前記レベル・グループの数は少
   なくとも２てあシ、前記出力ダート手段の第１のものは
   レベル０および１を含むブイレフ）　ＩＪ・レベルの前
   ＭＬｉグルーグの第１のものからの出力ヒツト・エラー
   信号を組合せ、また、前記出カケ゛−ト手段の第２のも
   のはレベル２および３を含むレベルの前記グループの第
   ２のものからの出力ヒツト・エラー信号を組合せるよう
   にされ、前記出力ダート手段の前記第１のものはディレ
   クトリ・レベルＯまたはレベルｌからの第１のヒツト・
   エラー信号の受入れに応答して前記複数個の双安定要素
   の第１のものを前記所定の状態に切換えるように操作さ
   れ、まだ、前記出力ダート手段の前記第２のものはテ゛
   イレクトリ・レベル２または３からの前記第１のヒツト
   ・エラー信号に応答して前記複数個の双安定要素の第２
   のものを前記所定の状態に切換えるように操作されてい
   る、特許請求の範囲第０１項記載のキャッシュ・ユニッ
   ト。 ０埠　前記出力口ノック・ダート手段には：前記複数個
   の双安定要素の前記第１のものに結合された第１のケ８
   −ト回路；および 前記複数個の双安定要素の第２のものに、前記最下位ヒ
   ツトを受入れるだめの前記リゾレイスメント回路手段に
   、そして前記第１のダート回路に結合された手段であっ
   て、前記双安定要素の前記第１のものは前記所定の状態
   にあるときに前記第１のケ゛−ト回路を条件づけてレベ
   ル・シーケンス０．１．０，１等を発生させるために前
   記最上位ビットの状態を修正するようにされ、また、前
   記複数個の双安定要素の前記第２のものは前記所定の状
   態にあるときに前記第２のケ゛−ト回路を条件づけてレ
   ベル・シーケンス２，３，２．３等を発生させるために
   前記最上位ビットの状態を修正するようにされるもの： が含まれている特許請求の範囲第０１）項記載のキャノ
   シヱ＠　ｊ−ニットＯ Ｑ３　　前記％−ド・コントロール手段には、更に：前
   記出力ヒット・エラー信号の各々を受入れるために前記
   複数個の入力ダート手段の各々に、また前記複数個の出
   力ダート手段に結合された双安定手段であって、前記双
   安定手段は前記要求の各省が読出し操作を特定する時を
   指示する信号を受入れるように接続されており、前記双
   安定手段は前記各々の出力ヒツト信号によって前記出力
   ヒツト・エラー信号が有効であることを指示する所定の
   状態に切換えるように条件づけられ、前記双安定手段は
   前記所定の状態にあるときに前記複数個の出カケ゛−ト
   手段を可能化させ、前記出力ヒツト・エラー信号に応じ
   て前記複数個の双安定要素の状態を切換えるようにされ
   るもの； が含まれている特許請求の範囲第（９）項記載のキャッ
   シュ・ユニット。 αゆ　前記モード・コントロール手段には前記双安定手
   段に結合された第１の出力ダート手段が更に含まれてお
   り、前記第１の出力デート手段は前記所定の状態にある
   ときに前記双安定手段によって条件づけられて前記キャ
   ッジ−・ユニットが前記グレード降下の操作モードに切
   換えられたことを示すｉｆの応答信号を発生するように
   されている、特許ｆｉｑ求の範囲第α１項記載のキャッ
   シュ・ユニ　、　　ト　。 θ稽　前記モード・コントロール手段には前記複数個の
   双安定要素の前記第１のものおよび第２のものに結合さ
   れた第２の出力ダート手段が更に含捷れておシ、前記第
   ２の出力ダート手段は前記第１および第２の双安定要素
   が前記ｔｉｒ定の状態にあるときに前記キャッシュ・ユ
   ニットがオフラインの操作モードに切換えられたことを
   示す第２の応答信号を発生するように操作されている、
   特許請求の範囲第α罎項記載のキャッジ−・ユニット。 ＯＱミニコンピユータ・システムであって：命令を実行
   し、また行および列アドレスを含むメモリ要求を発生さ
   せるための中央処理ユニット；システム・バス： 前記システム・パスに結合されたメイン・ストアであっ
   て、前記メイン・ストアは多くのセットのワード位置に
   組織されておシ、該セットのワード位置は前記列アドレ
   スの相異なるものによって規定され、また、あるセット
   内の位置は前記行アドレスの相異なるものによって規定
   されている前記メイン・ストア；および 前記システム・バスおよび前記中央処理ユニットに結合
   されたキャッシュ・ユニットであって、前記メモリ要求
   に応答してメイン・ストアのデータを高速アクセスする
   だめの前記キヤ、シー・ユニットが含まれておシ、 前記キャッジ−・ユニットには： キャッシュ・メモリ・セクションであって、：多くのレ
   ベルのワード位置に組織されたキャッシュ・ストアであ
   って、前記多くのレベルは所定数の細部に組織され、前
   記レベル内の各ワード位置は前記列アドレスの相異なる
   ものによって規定されている前記キャッシュ・ストア；
   および前記キャッジ−・ストアと同数のレベルのワード
   位置と細部とに組織されたディレクトリ・ストアを含む
   ディレクトリ・セクションであって、前記ディレクトリ
   ・ストアの各ワード位置は、前記ワードの対応するもの
   がキヤ、シー・ストアの前記レベルのいずれに蓄積され
   るものであるかを指定する行アドレスを蓄積するように
   されており、また、前記レベル内の各々の相異なるワー
   ド位置は前記列アドレスの相異なるものによって規定さ
   れている前記ディレクトリ・セクション；が含まれてお
   シ、 前記キャッシュ・セクションには、前記要求の前記行ア
   ドレスを受入れるように結合され、また前記ディレクト
   リ・ストアに結合されている比較手段が更に含まれてお
   り、前記比較手段は各要求の列アドレスに応答して前記
   ディレクトリ争ストア・レベルから読出された行アドレ
   スを前記各要求の行アドレスと比較するようにされ、ま
   た、前記比較手段は前記要求によってアクセスされてい
   るワードが前記キャッシュ・ストア・レベルの１個に蓄
   積されているかどうかを示すためのヒツト信号を発生さ
   せるように操作されるものであり；また、 前記ディレクトリ・セクションには： 前記メモリ要求の各々の列アドレスを受入れるように結
   合されたアドレス可能なりプレイスメント回路手段であ
   って、前記回路手段は、前記相異なる列アドレスの各々
   のために１個の、多くの多重ビツト位置を有し、そして
   、前記多重ビツト位置の各々は、前記各々の相異なる列
   アドレスのためにリグレイスメント情報が書込まれるべ
   き前記レベルの次の１個を指定するための複数個のコー
   ド化情報を蓄積するだめのものである前記リゾレイスメ
   ント回路手段： 前記ディレクトリ・ストアに結合されたエラー検知手段
   であって、前記検知手段は前記ディレクトリ・ストアか
   らアクセスされているディレクトリの行アドレスにおけ
   るエラーを示すためのディレクトリ・エラー信号を発生
   させるように操作されている前記検知手段；および 前記エラー検知手段、前記比較手段および前記リルイス
   メント回路手段に結合されたモード・コントロール手段
   であって、前記モード・コントロ／’　手段１ｄ：、　
   前記キャッシュ・ストア・レベルの１個に蓄積されてい
   るワードのアクセスのさいに検知された前記ディレクト
   リ・エラー信号の第１のものに応答して前記キャッシュ
   。ユニットをグレード降下の操作モードに切換えるよう
   に操作されており、前記モード・コントロール手段は前
   記グレード降下モードにあるときに前記比較手段を条件
   づけしてエラーとは関係がないものとして検知されたデ
   ィレクトリ細部のキャッシュ・ストア・レベルに対して
   のみ操作を限定するように前記アドレス可能なりプレイ
   スメント回路手段から読出された前記複数個のコード化
   情報ピットを変更するようにされる前記モード・コント
   ロール手段；が更に含まれている、 前記ミニコンピユータ・システム。 ０乃　前記ディレクトリ・ストアの前記レベル内の前記
   ワード位置の各々には、それに蓄積された前記行アドレ
   スから発生された多くのパリティ・チェック・ヒツトが
   含まれており、また、前記エラー検知手段には： 前記要求の前記行アドレスを受入れるように結合された
   パリティ発生回路手段であって、前記多くの・ぞリティ
   ・チェック・ビットを発生させるように操作されている
   前記パリティ発生回路手段；および 「）力記ディレク！・す・ストア、前記パリティ発生回
   路手段および前記モード・コントロール手段に結合され
   た比較ケ゛−ト手段であって、前記ディレクトリ−スト
   アから読出されている行アドレスにおけるディレクトリ
   ・パリティ・エラーを示すための前記ディレクトリ・エ
   ラー信号を発生させるように操作されている前記比較ダ
   ート手段；が含まれている、特許請求の範囲第０Ｑ項記
   載のシステム。 ０樽　前記モード・コントロール手段には：前記比較手
   段および前記エラー検知手段に結合されたロノ、り回路
   手段であって、前記エラー信号を前記ヒツト信号と組合
   せて、前記キャッシュ・レベルの前記１個からアクセス
   されている前記ワードが前記ディレクトリΦエラー信号
   の前記第１のものの発生をさせたときを示すための無効
   ヒツト信号を発生させる前記ロジック回路手段；および 前記多くの細部と数において対応している複数個の双安
   定要素であって、前記複数個の要素は前記ロジック回路
   手段、前記比較手段および前記リゾレイスメント°回路
   手段に結合され、前記無効ヒツト信号の前記第１のもの
   は前記ディレクトリ・エラー信号の前記第１のものが検
   知された前記ディレクトリ・ストアの前記細部の１個と
   関連された前記双安定要素の１個を条件づけて前記キヤ
   。 シュ・ユニットを前記グレード降下の操作モードに配す
   る所定の状態に切換えるようにされ、前記１個の双安定
   要素は前記所定の状態にあるときに前記比較手段を条件
   づけして前記コード化情報の第１のＤテ定のものの状態
   を修正し、前記アドレス可能なリグレイスメ／ト回路手
   段からの前記コード化情報は、不正確なデータを支える
   ものとして検知された前記１個の細部のキャッジ−・ス
   トア・レベルに対して情報が読出され、および書込まれ
   ることを抑止するようにされているもの；が含まれてい
   る、特許請求の範囲第Ｑ→項記載のシステム。 αＩ　前記ロジック回路手段は前記ディレクトリ・スト
   アの前記多くの細部の別異のものをアクセスすることか
   ら生成された前記ディレクトリ・エラー信号の第２のも
   のに応答して第２の無効ヒツト信号を発生させるように
   操作され、前記第２の無効ヒント信号は前記別異の細部
   と関連された前記双安定要素の別異のものを条件づけて
   前記キャッジ−・ユニットを更にグレード降下された操
   作モードに配するように前記所定の状態に切換えるよう
   にされ、前記双安定要素の別異のものは前記所定の状態
   にあるときに前記比較手段を更に条件づけ、前記アドレ
   ス可能なりプレイスメント回路手段からの前記ビットを
   更に修正して、不正確なデータを与えるものとして検知
   された前記多くの細部の前記１個および前記別異の１個
   のキャッシュ・ストア・レベルに対して情報が読出され
   、また書込まれることを抑止するようにされている、特
   許請求の範囲第０１項記載のシステム。 翰　細部の数は２であシ、また、更にグレード降下した
   操作モードはオフラインの操作モードに対応している、
   特許請求の範囲第（６）項記載のシステム。 （ハ）前記ロジック回路手段には： 前記多くのレベルと数において対応している複数個の入
   力ダート手段であって、前記入力ブート手段の各々は前
   記レベルの相異なるものに対応しているヒツト信号およ
   びディレクトリ・エラー信号を受入れるために前記ディ
   レクトリ・ストアおよび前記比較手段に結合され、前記
   各々の入力ダート手段は前記レベルの前記相異なるもの
   の中のディレクトリ・エラーを示す出力ヒツト・エラー
   信号を発生させるために操作されている前記入力ダ−ト
   手段；および 前記数の細部と数において対応している複数個の出力ブ
   ート手段であって、前記出力ダート手段の各々は前記細
   部の１個の入力ブート手段の各々からの前記出力信号を
   受入れるように結合され、また、前記複数個の双安定要
   素の所定のものに結合されておシ、前記出力ダート手段
   の各々は前記細部の前記１個の前記入力ブート平段から
   の前記出力信号の第１のものに応答して前記複数個の双
   安定要素の前記所定のものを前記所定の状態に切換える
   ように操作されている前記出力ダート手段；および 前記リプレイスメント回路手段および前記複数個の双安
   定要素の各々に結合された出力口ノック・ケ゛−ト手段
   であって、前記出力ロジック・ダート手段は前記所定の
   状態を表わす前記複数個の双安定要素の各々からの信号
   と前記複数個のビットの第２の所定のものとを組合せて
   前記双安定要素の状態に応じて前記ビットの前記第１の
   所定のものの前記状態を修正するようにされている前記
   出力口ノック・ケ゛−ト手段； が含まれている、特許請求の範囲第０樽項記載のシステ
   ム。 （イ）前記複数個のビットの前記第１の所定のものは最
   上位ビットに対応され、前記複数個のビットの前記第２
   の所定のものは最下位ビットに対応されている、特許請
   求の範囲第０９項記載のシステム。 （ハ）前記レベルの数には少なくともレベルＯ９１，２
   および３が含まれ、まだ、前記レベルの細部の数は少な
   くとも２であシ、前記出カケ゛−ト手段の第１のものは
   レベルＯおよび１を含んでいるブイレフ）ＩＪ・レベル
   の前記細部の第１のものからの出力ヒツト・エラー信号
   を組合せ、前記出カケ゛−ト手段の第２のものはレベル
   ２および３を含んでいるレベルの前記細部の第２のもの
   からの出カヒ、ト・エラー信号を組合せるようにされ、
   前記出カケ゛−ト手段の前記第１のものはディレクトリ
   ・レベルｏｔたはレベル１からの第１のヒツト・エラー
   信号に応答して前記複数個の双安定要素の第１のものを
   前記所定の状態に切換えるように操作され、前記出力ダ
   ート手段の前記第２のものはブイレフ）　ＩＪ・レベル
   ２または３からの前記第１のヒツト・エラー信号に応答
   して前記複数個の双安定要素の第２のものを前記所定の
   状態に切換えるように操作されている、特許請求の範囲
   第０９項記載のキャッシュ・ユニ、ト。 （ハ）前記出力ロジック・ダート手段には：前記複数個
   の双安定要素の前記第１のものに結合された第１のケ゛
   −ト回路；および 前記複数個の双安定要素の前記第２のもの、前記最下位
   ビットを受入れるだめの前記リルイスメント回路手段お
   よび前記第１のダート回路に結合された第２のケ゛−ト
   回路であって、前記複数個の双安定要素の前記第１のも
   のは前記所定の状態にあるときに前記第１のダート回路
   を条件づけしてレベル・シーケンス０，１，０．１等を
   発生させるだめに前記最上位ビットの状態を修正させる
   ようにし、前記複数個の双安定要素の前記第２のものは
   前記所定の状態にあるときに前記第２のダート回路を条
   件づけしてレベル・シーケンス２゜３．２．３等を発生
   させるために前記最上位ビットの状態を修正させるよう
   にした前記第２のダート回路； が含まれている、特許請求の範囲第（ハ）項記載のキャ
   ッシュ・ユニット。 （ハ）　前記ガイレフトリ・セクションには：前記ヒツ
   ト信号を受入れるための前記比較手段、前記モード・コ
   ントロール手段によって変更されだものとして前記コー
   ド化情報ビットを受入れるための前記リプレイスメント
   回路手段および前記モード・コントロール手段に結合さ
   れた書込みコントロール回路手段であって、前記書込み
   コントロール回路手段はりグレイスメ／トおよび書込み
   の操作サイクルにある間に前記ヒツト信号の状態および
   変更されたコード化情報ビットにしたがって複数個の書
   込み信号を発生させてエラーに関係がないものとして検
   知されたディレクトリ細部のキャッシュ・ストア・レベ
   ルに情報が書込まれることが可能化されるように操作さ
   れる前記書込みコントロール回路手段； が更に含まれている、特許請求の範囲第θ樽項記載のシ
   ステム。 （ハ）前記キャッシュ・セクションには：前記比較手段
   および前記書込みコントロール手段に結合された選択コ
   ントロール手段であって、前記選択コントロール手段は
   前記キャッシュ・ストア・レベルに結合されていて、読
   出しおよび書込みの操作サイクルの間に、前記比較手段
   から受入れられたヒツト信号および前記複数個の書込み
   信号にしだがって複数個の選択信号を発生させるように
   操作されており、前記選択信号は前記キャッシュ・スト
   ア・レベルに印加されてエラーに関係のないことが検知
   されたディレクトリ細部の前記キャッシュ・ストア・レ
   ベルに対する情報の読出しおよび書込みが可能化される
   ようにした前記コントロール手段； が更に含まれている、特許請求の範囲第（ハ）項記載の
   システム。 （支）　ミニコンピユータ処理ユニットからの行および
   列アドレスを含んでいるメモリ要求を受入れるだめのパ
   スに結合されているキャッシュ・ユニットであって、前
   記キャッシュ吻ユニットによってフェッチされたメイン
   ・メモリのデータを高速でアクセスすることができるも
   のであり、前記キャッシュ・ユニットには： ｎ個のレベルのワード位置に組織されているキャッシュ
   ・ストアであって、前記レベル内の各ワード位置は前記
   列アドレスの相異なるものによって規定されている前記
   キャッシュ・ストア；ｎ個のレベルのワード位置に組織
   されているディレクトリ・ストアであって、各ワード位
   置は前記キャッシュ・ストアの前記レベルの１個に前記
   ワードの対応するものが蓄積されることを指定する行ア
   ドレスを蓄積するようにされ、前記レベル内の各々の相
   異なるワード位置は前記列アドレスの相異なるものによ
   って規定されている前記ディレクトリｅストア； 前記要求の前記行アドレスの各々を受入れるように結合
   され、また前記ディレクトリ・ストアに結合されている
   比較手段であって、前記比較手段は各要求の列アドレス
   に応じて前記ディレクトリ・ストア・レベルから読出さ
   れた行アドレスを各要求の行アドレスと比較するように
   され、また前Ｓピ比較手段は前記要求によってアクセス
   されているワードが前記キャッジ−・ストア・レベルの
   １個に蓄積されてい−るかどうかを示すだめの複数個の
   ヒツト信号を発生させるように操作されている前記比較
   手段； アドレス可能なランダム鐙アクセスＣメそりのりグレイ
   スメント回路手段であって多くの多重ビツト位置を有し
   ておシ、各々の位置はりプレイ？メ’トｔＷＮが鱒込ま
   れるべき前記列アトレスノだめの前記レベルの次のもの
   を指定する前記列アドレスの各々のだめのレベルの数で
   ある２の各ｎ％のためのｎレベルの割当ビットを蓄積す
   るようにさｔしている前記ソルイスメ／ト回路手段；前
   記ディレクトリ・ストア・レベルに結合されたエラー検
   知手段であって、前記ディレクトリ・ストアからアクセ
   スされているディレクトリ書ストアの行アドレスにおけ
   るエラーを示すだめのディレクトリ・エラー信号を発生
   させるように操作されている前記検知手段：および 前記エラー検知手段、前記比較手段および前記ＩＪ　ｆ
   　ｖ　イスメント回路手段に結合されているモード・コ
   ントロール手段であって、前記モード・コントロール手
   段には前記ディレクトリ・エラー信号を前記ヒツト信号
   と組合せてメモリ要求にょシネ正確なデータがもたらさ
   れることになったことを示すための無効ヒツト検知信号
   を生成させるロノック回路手段が含まれており、前記組
   合せのだめの手段は前記キャッジ−・ストア・レベルの
   １個に蓄積されているワードをアクセスしているときに
   検知された前記無効ヒツト検知信号の第１のものに、応
   答して前記キャッジ−拳ユニットをグレード降下の操作
   モードに切換えるように操作され、前記モード・コント
   ロール手段は前記グレード降下の操作モードにあるとき
   に前記比較手段の条件づけをし、また前記アドレス可能
   なりプレイスメント回路手段から読出された前記ｎレベ
   ル割当ビットを変更して、ｋが前記キャッシュの蓄積容
   量が減少されるレベルの数に対応する全体的な整数であ
   るときに、キャッジ−・レベルの数ヲｎ　−ｋに操作制
   限をさせるようにした前記モード・コントロール手段； が含まれている前記キャッシュ・ユニット。 （ハ）　ｋの値はｎ／２に等しいか、これより小さいも
   のとされている特許請求の範囲第＠項記載のキャツンユ
   ＠１４ット０ 翰　前記ディレクトリ・ストアの前記レベル内の前記位
   置の各々にはそれに蓄積されている前記行アドレスから
   発生された多くのパリティ・チェック・ビットが含まれ
   ておシ、前記エラー検知手段には： 前記要求の前記行アドレスを受入れるように結合された
   ・、Ｏリティ発生回路手段であって、前記多くの・やリ
   ティ・チェック・ビットを発生させるように操作されて
   いる前記パリティ発生回路手段；および 前記ディレクトリ・ストア、前記・やリティ発生回路手
   段および前記モード・コントロール手段に結合された比
   較ケ８−ト手段であって、前記ディレクトリ・ストアに
   書込まれるべき行アドレスに関連されたディレクトリ・
   ・ぞリティ・エラーを示す前記ディレクトリ・エラー信
   号を発生させるように操作されている前記比較ダート手
   段：が含まれている、特許請求の範囲第（財）項記載の
   キヤ、ンユ・ユニット。 （ト）　前記ｎレベルの前記キャッシュ・ストアおよび
   ディレクトリ・ストアはに個の細部に組織されており、
   前記モード・コントロール手段には：前記数の細部と数
   において対応している複数個の双安定要素であって、前
   記複数個の要素は前記ロジック回路手段、前記比較手段
   および前記リゾレイスメント回路手段に結合されておシ
   、そのアクセスは前記不正確なデータをもたらすことと
   なるディレクトリ・ストア細部と関連されている前記双
   安定要素の１個を前記無効ヒツト信号の前記第１のもの
   で条件づけして、前記キャッシュ・ユニットを前記グレ
   ード降下の操作モードに配するように所定の状態に切換
   えるようにされ、前記双安定要素の前記のものは前記所
   定の状態にあるときに前記ディレクトリ・ストア細部を
   アクセスすることから更に別異のヒツト信号を前記比較
   手段が発生させることを抑止し、そして、前記列アドレ
   スに応じて前記アドレス可能なりグレイスメント回路手
   段から読出された前記ｍレベルの割当ビットの第１の所
   定のビットを変更して、対応しているキャッジ−細部の
   レベルにあるデータのりルイスを抑止し、これによって
   に個のレベルだけキヤ、シーの蓄積容量を減少させるよ
   うにした前記複数個の双安定要素； が更に含まれている、特許請求の範囲第（イ）項記載ノ
   キャノシュ・ユニット。 ０］）＠記ロノ、り回路手段は前記ディレクトリ・スト
   アの前記数の細部の別異のものをアクセスすることから
   生成された前記ディレクトリ・エラー信号の第２のもの
   に応答して第２の無効ヒツト信号を発生させるように操
   作されておシ、前記第２の無効ヒツト信号は前記別異の
   細部と関連された前記双安定要素の別異のものを条件づ
   けして前記所定の状態に切換えるようにされ、前記双安
   定要素の別異のものは前記所定の状態にあるときに前記
   比較手段を更に条件づけし、前記アドレス可能なりプレ
   イスメント回路手段からの前記ビット會更に修正して、
   ｎ−２にの数のキャッジ−・レベルに対する操作を制限
   するために前記キャッシュ・ストア・レベルの前記数の
   細部の前記のものまたは前記別異のものに対して情報の
   読出しおよび書めみが抑止されるようにされている、特
   許請求の範囲第一項記載のシステム。 ０埠ｎの値は４であり、細部の数は２であって、前記双
   安定要素の前記別異のものが前記所定の状態にあるとき
   に前記キャッシュ・ユニットをオフラインの操作モード
   に配するようにされている、特許請求の範囲第０η項記
   載のシステム。 ０埠　前記ロジック回路手段には： ｎ個の入力ダート手段であって、前記入力ダート手段の
   各々は前記ディレクトリ・ストアおよび前記比較手段に
   結合されて前記レベルの相異なるものに対応するヒツト
   信号およびディレクトリ・エラー信号を受入れるように
   され、前記各々の入力ゲ−ト手段は前記レベルの前記相
   異なるものの中のディレクトリ・エラーを示す出力ヒツ
   ト・エラー信号を発生させるように操作されている前記
   入力グート手段； 前記数の細部と数において対応している被数個の出力ダ
   −ト手段であって、前記出力ダート手段の各々は前記細
   部の１個の入力ダート手段の各々から前記出力信号を受
   入れるために結合され、また前記複数個の双安定要素の
   所定のものに結合されており、前記出力ダート手段の各
   々は前記細部の前記１個の前記入力ダート手段からの前
   記出力信号の第１のものに応答して前記複数個の双安定
   要素の前記所定のものを前記所定の状態に切換えるよう
   に繰作されている前記出力ダート手段；および 前記リゾレイスメント回路手段および前記複数個の双安
   定要素の各々に結合された出力ロジック・ケ゛−ト手段
   であって、前記出力ロジック・ダート手段は前記所定の
   状態を表わす前記複数個の双安定要素の各々からの信号
   と前記複数個のビットの第２の所定のものとを組合せて
   、前記双安定要素の状態にしたがって前記ビットの前記
   第１の所定のものの前記状態を修正させるようにされて
   いる前記出力口ノック・ダート手段； が含まれている、特許請求の範囲第一項記載のシステム
   。 Ｃ３４ａＩｒ記複数個のビットの前記第１の所定のもの
   け最上位ビットに対応し、前記複数個のビットの前記第
   ２の所定のものは最下位ビットに対応している、特許請
   求の範囲第（ト）項記載のシステム。 ０→　前記ｎ個のレベルには少なくともレベル０゜１．
   ２および３が含まれ、前記レベルの細部の数は少なくと
   も２であり、前記出力ダート手段の第１のものはレベル
   ０および１を含んでいる前記ディレクトリ・レベルの細
   部の第１のものからの出力ヒツト・エラー信号を組合せ
   、また前記出力ダ−ト手段の第２のものはレベル２およ
   び３を含んでいる前記レベルの細部の挑２のものからの
   出力ヒツト・エラー信号を組合せるようにされ、前記出
   力ダート手段の前記第１のものはディレクトリ・レベル
   ０またはレベル１からの第１のヒツト・エラー信号に応
   答して前記複数個の双安定要素の第１のものを前記所定
   の状態に切換えるように操作され、また、前記出力デー
   ト手段の前記第２のものはディレクトリ・レベル２また
   は３からの前記第１のヒツト・エラー信号に応答して前
   記複数個の双安定要素の第２のものを前記所定の状態に
   切換えるように操作されている、特許請求の範囲第０３
   項記載のキャッシュ・ユニット。 ＯＱ　　前記出力ロジック・ダート手段には：前記複数
   個の双安定要素の前記第１のものに結合された第１のケ
   ゛−ト回路：および、前記複数個の双安定要素の前記第
   ２のもの、前記最下位ビットを受入れるための前記リル
   イスメント回路手段および前記第１のダート回路に結合
   された第２０ケ゛−ト回路であって、前記複数個の双安
   定要素の前記第１のものは前記所定の状態にあるときに
   前記第１のダート回路を条件づけしてレベル・シーケン
   ス０，１，０．１等を発生すせるだめに前記最上位ビッ
   トの状態を修正させるようにし、前記複数個の双安定要
   素の前記第２のものは前記所定の状態にあるときに前記
   第２のダート回路を条件づけしてレベル・シーケンス２
   ゜３．２．３等を発生させるために前記最上位ビットの
   状態を修正させるようにした前記第２のゲート［Ｉ］ｌ
   　路　； が言まれている、特許請求の範囲第（ハ）項記載のキャ
   ッシュ・ユニット。