JPH054852B2 - - Google Patents
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- JPH054852B2 JPH054852B2 JP61185356A JP18535686A JPH054852B2 JP H054852 B2 JPH054852 B2 JP H054852B2 JP 61185356 A JP61185356 A JP 61185356A JP 18535686 A JP18535686 A JP 18535686A JP H054852 B2 JPH054852 B2 JP H054852B2
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- Japan
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- power supply
- voltage
- supply voltage
- reset
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バツテリ等でバツクアツプされた
CPUシステムのリセツト回路に関するものであ
る。
CPUシステムのリセツト回路に関するものであ
る。
バツテリ等でバツクアツプされたCPUシステ
ム、例えば、CPUを組込んだ絶対値エンコーダ
等においては、リセツト信号入力の配線をコネク
タ等に準備した場合、誤操作した時や、バツクア
ツプの状態から主電源を立ち上げた時、回路内の
時定数の影響により誤リセツト信号を送出し、ト
ラブルが発生することがある。
ム、例えば、CPUを組込んだ絶対値エンコーダ
等においては、リセツト信号入力の配線をコネク
タ等に準備した場合、誤操作した時や、バツクア
ツプの状態から主電源を立ち上げた時、回路内の
時定数の影響により誤リセツト信号を送出し、ト
ラブルが発生することがある。
これを図面に基づき説明すれば次の通りであ
る。
る。
第１図は従来のCPUシステムのリセツト回路
を示すもので、VBAはバツテリ電源電圧、Ｌは高
周波ノイズ消去用インダクタンス、D1はダイオ
ード、Ｒは抵抗、INVはインバータ、Ｃはコン
デンサである。
を示すもので、VBAはバツテリ電源電圧、Ｌは高
周波ノイズ消去用インダクタンス、D1はダイオ
ード、Ｒは抵抗、INVはインバータ、Ｃはコン
デンサである。
今、主電源電圧が＋5VでCPUシステムがリセ
ツトする場合を考えると、VCC＝VBA＝OV→VBA
＝3Vの状態、つまりCPUシステム全体の電源が
落ちていて、なおかつバツテリバツクアツプの接
続も行われていない状態から第３図に示すように
バツクアツプ電源VBAが印加された時、CPU、
INV用の電源VCCに3Vが入力されると同時に、リ
セツト信号RESが“Ｈ”となり、CPUはリセツ
トされる。
ツトする場合を考えると、VCC＝VBA＝OV→VBA
＝3Vの状態、つまりCPUシステム全体の電源が
落ちていて、なおかつバツテリバツクアツプの接
続も行われていない状態から第３図に示すように
バツクアツプ電源VBAが印加された時、CPU、
INV用の電源VCCに3Vが入力されると同時に、リ
セツト信号RESが“Ｈ”となり、CPUはリセツ
トされる。
この時のリセツト信号の長さは、インバータ
INVの入力電圧VaがインバータINVの入力論理
の“Ｌ”レベルの範囲内にある時間によつて決ま
り、RC時定数の違いによつてインバータINVの
入力電圧Vaの立ち上がり時間が変つてくる。
INVの入力電圧VaがインバータINVの入力論理
の“Ｌ”レベルの範囲内にある時間によつて決ま
り、RC時定数の違いによつてインバータINVの
入力電圧Vaの立ち上がり時間が変つてくる。
この入力電圧Vaは、立ち上がると約3Vとな
り、バツクアツプの状態が確立する。
り、バツクアツプの状態が確立する。
ここで、主電源電圧＋5Vが入つた場合、IC用
電源VCCは＋5Vとなり、ダイオードD1を経てバ
ツテリ電圧VBAでバツクアツプされた時と同様の
経路に＋5Vは印加される。そして第３図に示す
ように入力電圧Vaを3V→5Vへと変化させるが、
この時、RC時定数によりリアルタイムには5Vに
ならない為、立ち上がりの初期段階においては、
入力電圧VaはインバータINV入力論理の“Ｌ”
レベルの範囲内にある事が考えられる。
電源VCCは＋5Vとなり、ダイオードD1を経てバ
ツテリ電圧VBAでバツクアツプされた時と同様の
経路に＋5Vは印加される。そして第３図に示す
ように入力電圧Vaを3V→5Vへと変化させるが、
この時、RC時定数によりリアルタイムには5Vに
ならない為、立ち上がりの初期段階においては、
入力電圧VaはインバータINV入力論理の“Ｌ”
レベルの範囲内にある事が考えられる。
この状況は、一般的なICの特性としてそのDC
電気的特性に記載されているように、入力論理を
“Ｈ”とみなすしきい値（高レベル入力電圧
VIH）が、IC電源電圧VCCに依存する事が要因と
なつており（VCC＝3VのときVIH＝2.0V、VCC＝
5VのときVIH＝3.5V）、主電源＋5Vが入力され
た事でIC用電源電圧（VCC）はステツプ状に上
昇、同時に高レベル入力電圧値VIHが大きくな
り、RC時定数により過渡的に上昇する入力電圧
値Vaを一時的超える為にインバータ入力論理が
“Ｌ”レベルとなる。
電気的特性に記載されているように、入力論理を
“Ｈ”とみなすしきい値（高レベル入力電圧
VIH）が、IC電源電圧VCCに依存する事が要因と
なつており（VCC＝3VのときVIH＝2.0V、VCC＝
5VのときVIH＝3.5V）、主電源＋5Vが入力され
た事でIC用電源電圧（VCC）はステツプ状に上
昇、同時に高レベル入力電圧値VIHが大きくな
り、RC時定数により過渡的に上昇する入力電圧
値Vaを一時的超える為にインバータ入力論理が
“Ｌ”レベルとなる。
よつて、その範囲内の間、リセツト信号は
“Ｈ”となり、時間的には１回目のリセツトより
も短いと考えられるが、再びCPUをリセツトし
てしまう。
“Ｈ”となり、時間的には１回目のリセツトより
も短いと考えられるが、再びCPUをリセツトし
てしまう。
その状況は第３図のVa、RESに示す通りであ
る。
る。
そこで、本発明は主電源（＋5V）の立ち上が
り時に生じる誤リセツトを防止するリセツト回路
を提供するものである。
り時に生じる誤リセツトを防止するリセツト回路
を提供するものである。
本発明は上記の問題点を解決するためなされた
もので、バツクアツプ電源電圧に主電源電圧を順
方向ダイオードを介して重畳し、その重畳電圧を
RC時定数回路の抵抗を介してCPUシステムのリ
セツト端子に印加するリセツト回路において、前
記RC時定数回路の抵抗とコンデンサの共通接続
点に順方向ダイオードを介して主電源電圧を印加
するように構成したものである。
もので、バツクアツプ電源電圧に主電源電圧を順
方向ダイオードを介して重畳し、その重畳電圧を
RC時定数回路の抵抗を介してCPUシステムのリ
セツト端子に印加するリセツト回路において、前
記RC時定数回路の抵抗とコンデンサの共通接続
点に順方向ダイオードを介して主電源電圧を印加
するように構成したものである。
第２図は本発明の実施例を示すもので、第１図
に示す従来回路において、インダクタンスＬと順
方向ダイオードＤとの共通接続点Ｂと、CR時定
数回路の抵抗ＲとコンデンサＣの共通接続点Ａ間
に順方向ダイオードD2を設けたものである。
に示す従来回路において、インダクタンスＬと順
方向ダイオードＤとの共通接続点Ｂと、CR時定
数回路の抵抗ＲとコンデンサＣの共通接続点Ａ間
に順方向ダイオードD2を設けたものである。
ここではバツクアツプ電源電圧VBAが3Vから
5Vになる時にリセツトしてしまうのが問題であ
り、電源電圧＋5V印加時に時間的遅れなく、バ
ツクアツプ電源電圧VBAを変化させる事でこれを
解決する事ができる。リセツト信号RES′の電圧
変化は、第３図に示す通りである。
5Vになる時にリセツトしてしまうのが問題であ
り、電源電圧＋5V印加時に時間的遅れなく、バ
ツクアツプ電源電圧VBAを変化させる事でこれを
解決する事ができる。リセツト信号RES′の電圧
変化は、第３図に示す通りである。
第１図に示した従来の接続では主電源電圧＋
5Vが印加された場合、インバータ入力電圧Vaの
立ち上がりはRC時定数に影響されるので、第１
図においてＢ点とＡ点を単に接続する事で時定数
に関係せずインバータ入力電圧Vaを立ち上げる
事ができる。
5Vが印加された場合、インバータ入力電圧Vaの
立ち上がりはRC時定数に影響されるので、第１
図においてＢ点とＡ点を単に接続する事で時定数
に関係せずインバータ入力電圧Vaを立ち上げる
事ができる。
しかし、これだけではバツクアツプ時電流ｉが
流れてしまいCPU、INV用電源だけではなく、
不必要なICの電源をオンしてしまう。そこで本
発明ではD1ダイオードをＢ点とＡ点間に接続す
る事により主電源電圧＋5VはインバータINVに
直に印加され、しかもダイオードD2は逆方向な
ので電流ｉが流れないようにしたものである。
流れてしまいCPU、INV用電源だけではなく、
不必要なICの電源をオンしてしまう。そこで本
発明ではD1ダイオードをＢ点とＡ点間に接続す
る事により主電源電圧＋5VはインバータINVに
直に印加され、しかもダイオードD2は逆方向な
ので電流ｉが流れないようにしたものである。
これによりインバータ入力電圧Va′はVBA入力
時には従来と同様に機能し＋5V入力時にはRC時
定数の影響を受けずに主電源電圧＋5Vと同様に
瞬時に電圧印加が行なわれる為、高レベル入力電
圧値（VIH）の変化によつて入力論理が反転し
てしまう事を防止する。
時には従来と同様に機能し＋5V入力時にはRC時
定数の影響を受けずに主電源電圧＋5Vと同様に
瞬時に電圧印加が行なわれる為、高レベル入力電
圧値（VIH）の変化によつて入力論理が反転し
てしまう事を防止する。
従来の機能を満足させたまま、主電源電圧の立
ち上げ時のインバータ入力電圧Va′の過渡的な上
昇を抑制する事により、誤リセツトを防止する事
が可能となつた。
ち上げ時のインバータ入力電圧Va′の過渡的な上
昇を抑制する事により、誤リセツトを防止する事
が可能となつた。
第１図は従来のリセツト回路図、第２図は本発
明の実施例の電気回路図、第３図は各部の電圧・
変化を示す図である。 D1，D2…ダイオード、Ｌ…インダクタンス、
Ｒ…抵抗、Ｃ…コンデンサ、INV…インバータ。
明の実施例の電気回路図、第３図は各部の電圧・
変化を示す図である。 D1，D2…ダイオード、Ｌ…インダクタンス、
Ｒ…抵抗、Ｃ…コンデンサ、INV…インバータ。
Claims (1)
- １ バツクアツプ電源電圧に主電源電圧を順方向
ダイオードを介して重畳し、その重畳電圧をRC
時定数回路の抵抗を介してCPUシステムのリセ
ツト端子に印加するリセツト回路において、前記
RC時定数回路の抵抗とコンデンサの共通接続点
に順方向ダイオードを介して主電源電圧を印加す
るように構成したことを特徴とするCPUシステ
ムのリセツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61185356A JPS6342517A (ja) | 1986-08-08 | 1986-08-08 | Ｃｐｕシステムのリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61185356A JPS6342517A (ja) | 1986-08-08 | 1986-08-08 | Ｃｐｕシステムのリセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6342517A JPS6342517A (ja) | 1988-02-23 |
| JPH054852B2 true JPH054852B2 (ja) | 1993-01-21 |
Family
ID=16169354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61185356A Granted JPS6342517A (ja) | 1986-08-08 | 1986-08-08 | Ｃｐｕシステムのリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6342517A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0627117Y2 (ja) * | 1989-01-13 | 1994-07-27 | 川澄化学工業株式会社 | 培地入りバッグ |
-
1986
- 1986-08-08 JP JP61185356A patent/JPS6342517A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6342517A (ja) | 1988-02-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |