JPH0548969B2 - - Google Patents
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- JPH0548969B2 JPH0548969B2 JP60147118A JP14711885A JPH0548969B2 JP H0548969 B2 JPH0548969 B2 JP H0548969B2 JP 60147118 A JP60147118 A JP 60147118A JP 14711885 A JP14711885 A JP 14711885A JP H0548969 B2 JPH0548969 B2 JP H0548969B2
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Description
【発明の詳細な説明】
イ 「発明の目的」
〔産業上の利用分野〕
本発明は、高速用２ステツプ形のAD変換装置
に関するものである。
に関するものである。
超高速用のAD変換装置（アナログ−デジタル
変換装置）としては、現在、並列（フラツシユ）
形が最も高速であり、このタイプは、サンプルホ
ールド回路が不要という特長もある。しかし、
AD変換における高い分解能を得ようとすると、
回路の規模が急速に拡大し、実用化に適さなくな
る。そのため、現在では、10bitまでが限界であ
り、手軽に使用できるものは、４〜8bitである。
変換装置）としては、現在、並列（フラツシユ）
形が最も高速であり、このタイプは、サンプルホ
ールド回路が不要という特長もある。しかし、
AD変換における高い分解能を得ようとすると、
回路の規模が急速に拡大し、実用化に適さなくな
る。そのため、現在では、10bitまでが限界であ
り、手軽に使用できるものは、４〜8bitである。
これに対して、フラツシユ・ADコンバータ
（以下、単にフラツシユ・コンバータと記す）を
２つ用い、２段にした直並列形AD変換装置は、
超高速であり、かつ分解能を上げることができる
数少ない手段である。
（以下、単にフラツシユ・コンバータと記す）を
２つ用い、２段にした直並列形AD変換装置は、
超高速であり、かつ分解能を上げることができる
数少ない手段である。
第６図にこの直並列形AD変換装置の従来の構
成例を示す。同図において、２，８はフラツシ
ユ・コンバータ、３はDA変換器（デジタル−ア
ナログ変換器）、４はサンプルホールド回路、６
は減算器、７は増幅器、１３，１４はデイレイラ
イン（以下、単に遅延線と記す）である。
成例を示す。同図において、２，８はフラツシ
ユ・コンバータ、３はDA変換器（デジタル−ア
ナログ変換器）、４はサンプルホールド回路、６
は減算器、７は増幅器、１３，１４はデイレイラ
イン（以下、単に遅延線と記す）である。
入力端子paには、デジタル信号に変換する対
象のアナログ信号が印加される。入力端子pbに
は、クロツク信号が印加される。出力端子pdに
は、入力のアナログ信号をデジタル信号に変換し
た場合の上位桁の信号が出力され、出力端子pc
には下位桁が出力される。
象のアナログ信号が印加される。入力端子pbに
は、クロツク信号が印加される。出力端子pdに
は、入力のアナログ信号をデジタル信号に変換し
た場合の上位桁の信号が出力され、出力端子pc
には下位桁が出力される。
第６図の回路の動作概要を説明する。入力端子
paに印加されたアナログ信号は、或るタイミン
グで、サンプルホールド回路４にホールドされ
る。このホールド値は、フラツシユ・コンバータ
２に導入され、そこでデジタル信号に変換され
る。このフラツシユ・コンバータ２で変換される
デジタル信号は、上位桁である。例えば、入力の
アナログ信号が、1.234vとすれば、その上位桁に
該当する1.200vなるデジタル信号が出力され、こ
れが出力信号S2となる。
paに印加されたアナログ信号は、或るタイミン
グで、サンプルホールド回路４にホールドされ
る。このホールド値は、フラツシユ・コンバータ
２に導入され、そこでデジタル信号に変換され
る。このフラツシユ・コンバータ２で変換される
デジタル信号は、上位桁である。例えば、入力の
アナログ信号が、1.234vとすれば、その上位桁に
該当する1.200vなるデジタル信号が出力され、こ
れが出力信号S2となる。
一方、このフラツシユ・コンバータ２の出力信
号は、DA変換器３で、アナログ信号に変換され
る。そして、減算器６で、アンプルホールド回路
４からの信号と演算を施される。
号は、DA変換器３で、アナログ信号に変換され
る。そして、減算器６で、アンプルホールド回路
４からの信号と演算を施される。
これを上記した具体例を用いて述べると、サン
プルホールド回路４からの信号は、例えば1.234v
であり、DA変換器３からの信号が、1.200vであ
るとすれば、減算器６の出力信号は、0.034vに相
当する信号である。この信号は、増幅器７で増幅
され、フラツシユ・コンバータ８により、デジタ
ル信号に変換される。従つて、このフラツシユ・
コンバータ８の出力信号S1は、下位の桁に相当す
るものである。
プルホールド回路４からの信号は、例えば1.234v
であり、DA変換器３からの信号が、1.200vであ
るとすれば、減算器６の出力信号は、0.034vに相
当する信号である。この信号は、増幅器７で増幅
され、フラツシユ・コンバータ８により、デジタ
ル信号に変換される。従つて、このフラツシユ・
コンバータ８の出力信号S1は、下位の桁に相当す
るものである。
即ち、入力信号が例えば1.234vとすると、信号
S2としては、上位の桁の1.200に該当するデジタ
ル信号が出力され、信号S1としては、下位の桁の
0.034に該当するデジタル信号が出力される。
S2としては、上位の桁の1.200に該当するデジタ
ル信号が出力され、信号S1としては、下位の桁の
0.034に該当するデジタル信号が出力される。
なお、以上の一連の動作は、刻々と変化する入
力信号のうち、或る時点の入力信号（例えば、
1.234v）をデジタル信号に変換するものであり、
フラツシユ・コンバータ２，８やDA変換器３等
での時間遅れを調整しなければ、正確なAD変換
を行なうことができない。そのため、サンプルホ
ールド回路４、遅延線１３，１４を用いて、各部
のタイミングの調整を図つている。
力信号のうち、或る時点の入力信号（例えば、
1.234v）をデジタル信号に変換するものであり、
フラツシユ・コンバータ２，８やDA変換器３等
での時間遅れを調整しなければ、正確なAD変換
を行なうことができない。そのため、サンプルホ
ールド回路４、遅延線１３，１４を用いて、各部
のタイミングの調整を図つている。
以上のような手段は次の問題点を有している。
第６図の装置は、サンプルホールド回路４を必
要としている。しかし、高速かつ高分解能のサン
プルホールド回路は、実現が難しく、チヤージイ
ンジエクシヨン（オフセツトの原因）、フイード
スルー、ドループレート等様々な解決を必要とす
る問題点を抱えている。
要としている。しかし、高速かつ高分解能のサン
プルホールド回路は、実現が難しく、チヤージイ
ンジエクシヨン（オフセツトの原因）、フイード
スルー、ドループレート等様々な解決を必要とす
る問題点を抱えている。
本発明の目的は、サンプルホールド回路を不要
とした高速用２ステツプ形のAD変換装置を提供
することである。
とした高速用２ステツプ形のAD変換装置を提供
することである。
ロ 「発明の構成」
〔問題点を解決するための手段〕
従来、高速用２ステツプ形のAD変換装置にお
いて、サンプルホールド回路を必要としているの
は、２つのフラツシユ・コンバータのタイミング
を合せることが困難なためである。
いて、サンプルホールド回路を必要としているの
は、２つのフラツシユ・コンバータのタイミング
を合せることが困難なためである。
本発明は、このタイミングを以下のように自動
的に調整する機構を設けることで、上記問題点を
解決した。
的に調整する機構を設けることで、上記問題点を
解決した。
アナログ入力信号をデジタル信号に変換する第
１のフラツシユ・コンバータと、この第１のフラ
ツシユ・コンバータの出力をDA変換するDA変
換器と、このDA変換した信号と前記アナログ入
力信号との差を増幅する手段と、この手段の出力
をデジタル信号に変換する第２のフラツシユ・コ
ンバータとからなる装置において、 外部信号により遅延時間が調整可能であつて、
前記第１のフラツシユ・コンバータに与えられた
クロツク信号を所定の時間遅延して前記第２のフ
ラツシユ・コンバータへ加える可変遅延線と、 前記アナログ信号を所定の時間だけ遅延して前
記手段に加える遅延線と、 ランプ波形を発生し、外部信号によりその波形
の振幅の調整が可能なランプ発生器と、 前記ランプ波形または前記アナログ入力信号の
いずれか一方を選択し前記遅延線と第１のフラツ
シユ・コンバータに加えるスイツチ手段と、 前記第１および第２のフラツシユ・コンバータ
の出力に基づき前記ランプ発生器と可変遅延線と
を制御する外部信号を出力するコントロール回路
を具備し、 前記遅延線で遅れ時間は、第１のフラツシユ・
コンバータとDA変換器をあわせた遅れ時間より
も大きな遅れ時間となるようにし、 前記可変遅延線の遅れ時間は、 前記スイツチ手段でランプ発生器から出力され
るランプ波形を選択し、ある所定のタイミングで
クロツクを与えたときの第１のフラツシユ・コン
バータの出力（v1）を得、 次に第２のフラツシユ・コンバータの入力信号
の振幅とフルスケールの比が前記ランプ波形の振
幅と第１のフラツシユ・コンバータのフルスケー
ルの比と同一になるようなランプ波形をスイツチ
手段を介して入力し、前記と同じある所定のタイ
ミングでクロツクを与え、このときの第２のフラ
ツシユ・コンバータの出力（v2）を求め、 前記第１および第２のフラツシユ・コンバータ
の出力（v1，v2）が等しくなるように前記コン
トロール回路により調整される ように構成したことを特徴とする。
１のフラツシユ・コンバータと、この第１のフラ
ツシユ・コンバータの出力をDA変換するDA変
換器と、このDA変換した信号と前記アナログ入
力信号との差を増幅する手段と、この手段の出力
をデジタル信号に変換する第２のフラツシユ・コ
ンバータとからなる装置において、 外部信号により遅延時間が調整可能であつて、
前記第１のフラツシユ・コンバータに与えられた
クロツク信号を所定の時間遅延して前記第２のフ
ラツシユ・コンバータへ加える可変遅延線と、 前記アナログ信号を所定の時間だけ遅延して前
記手段に加える遅延線と、 ランプ波形を発生し、外部信号によりその波形
の振幅の調整が可能なランプ発生器と、 前記ランプ波形または前記アナログ入力信号の
いずれか一方を選択し前記遅延線と第１のフラツ
シユ・コンバータに加えるスイツチ手段と、 前記第１および第２のフラツシユ・コンバータ
の出力に基づき前記ランプ発生器と可変遅延線と
を制御する外部信号を出力するコントロール回路
を具備し、 前記遅延線で遅れ時間は、第１のフラツシユ・
コンバータとDA変換器をあわせた遅れ時間より
も大きな遅れ時間となるようにし、 前記可変遅延線の遅れ時間は、 前記スイツチ手段でランプ発生器から出力され
るランプ波形を選択し、ある所定のタイミングで
クロツクを与えたときの第１のフラツシユ・コン
バータの出力（v1）を得、 次に第２のフラツシユ・コンバータの入力信号
の振幅とフルスケールの比が前記ランプ波形の振
幅と第１のフラツシユ・コンバータのフルスケー
ルの比と同一になるようなランプ波形をスイツチ
手段を介して入力し、前記と同じある所定のタイ
ミングでクロツクを与え、このときの第２のフラ
ツシユ・コンバータの出力（v2）を求め、 前記第１および第２のフラツシユ・コンバータ
の出力（v1，v2）が等しくなるように前記コン
トロール回路により調整される ように構成したことを特徴とする。
以下、図面を用いて本発明を詳しく説明する。
第１図は、本発明の一実施例を示した図であ
る。同図において、１はスイツチ、２，８はフラ
ツシユ・コンバータ、３はDA変換器、５は通過
する信号波形の形態を変えずに一様に遅延させる
機能を有した遅延線、６は減算器、７は増幅器、
１０は遅延量を制御できる可変遅延線、１１はラ
ンプ発生器、１２はコントロール回路である。
る。同図において、１はスイツチ、２，８はフラ
ツシユ・コンバータ、３はDA変換器、５は通過
する信号波形の形態を変えずに一様に遅延させる
機能を有した遅延線、６は減算器、７は増幅器、
１０は遅延量を制御できる可変遅延線、１１はラ
ンプ発生器、１２はコントロール回路である。
入力のアナログ信号は、端子paに印加される。
入力端子paは、スイツチ１の接点ｐ１を介して、
遅延線５とフラツシユ・コンバータ２に接続され
る。また、この遅延線５とフラツシユ・コンバー
タ２には、スイツチ１の他方の接点ｐ２を介し
て、ランプ発生器１１が接続される。遅延線５は
減算器６と増幅器７の直列回路を介してフラツシ
ユ・コンバータ８に接続される。フラツシユ・コ
ンバータ２の出力は、DA変換器３を介して、減
算器６のマイナス端子に導入される。一方、入力
端子pbにはクロツク信号が印加され、フラツシ
ユ・コンバータ２に導入されるとともに可変遅延
線１０を介してフラツシユ・コンバータ８にも導
入される。フラツシユ・コンバータ８の出力は、
端子pcから出力信号S1として取出されるととも
に、コントロール回路１２に導入される。また、
フラツシユ・コンバータ２の出力は、端子pdか
ら出力信号S2として取出されるとともに、コント
ロール回路１２に導入される。このコントロール
回路１２は２つのフラツシユ・コンバータ２，８
の出力値が等しくなるように可変遅延線１０の遅
延量を制御するとともに、ランプ発生器１１も制
御する。
入力端子paは、スイツチ１の接点ｐ１を介して、
遅延線５とフラツシユ・コンバータ２に接続され
る。また、この遅延線５とフラツシユ・コンバー
タ２には、スイツチ１の他方の接点ｐ２を介し
て、ランプ発生器１１が接続される。遅延線５は
減算器６と増幅器７の直列回路を介してフラツシ
ユ・コンバータ８に接続される。フラツシユ・コ
ンバータ２の出力は、DA変換器３を介して、減
算器６のマイナス端子に導入される。一方、入力
端子pbにはクロツク信号が印加され、フラツシ
ユ・コンバータ２に導入されるとともに可変遅延
線１０を介してフラツシユ・コンバータ８にも導
入される。フラツシユ・コンバータ８の出力は、
端子pcから出力信号S1として取出されるととも
に、コントロール回路１２に導入される。また、
フラツシユ・コンバータ２の出力は、端子pdか
ら出力信号S2として取出されるとともに、コント
ロール回路１２に導入される。このコントロール
回路１２は２つのフラツシユ・コンバータ２，８
の出力値が等しくなるように可変遅延線１０の遅
延量を制御するとともに、ランプ発生器１１も制
御する。
第１図に示した本発明に係るAD変換装置と、
従来の装置との差異は、次のとおりである。
従来の装置との差異は、次のとおりである。
本発明の装置は、〈ｉ〉サンプルホールド回路
がないこと、〈〉校正時にランプ発生器１１が
入力として選ばれること、〈〉クロツク信号の
遅延を制御する可変遅延線１０がフラツシユ・コ
ンバータ２とフラツシユ・コンバータ８のクロツ
ク入力間に挿入されていること、〈〉フラツシ
ユ・コンバータ２，８の出力を比較し可変遅延線
１０を制御するコントロール回路１２が設けられ
ていること、である。
がないこと、〈〉校正時にランプ発生器１１が
入力として選ばれること、〈〉クロツク信号の
遅延を制御する可変遅延線１０がフラツシユ・コ
ンバータ２とフラツシユ・コンバータ８のクロツ
ク入力間に挿入されていること、〈〉フラツシ
ユ・コンバータ２，８の出力を比較し可変遅延線
１０を制御するコントロール回路１２が設けられ
ていること、である。
第４図は、第１図の各部の信号波形を示したタ
イムチヤートである。
イムチヤートである。
以上のように構成接続された第１図のAD変換
装置の動作を第４図を参照しながら説明する。
装置の動作を第４図を参照しながら説明する。
入力端子paに印加されるアナログ信号波形が
第４図ａの如くであつたとする。この入力信号は
ｂで示すクロツクにより、時刻t1，t2において、
フラツシユ・コンバータ２でデジタル信号に変換
される。このフラツシユ・コンバータ２のデジタ
ル出力信号S2は、入力アナログ信号の上位桁をデ
ジタル信号に変換したものである。
第４図ａの如くであつたとする。この入力信号は
ｂで示すクロツクにより、時刻t1，t2において、
フラツシユ・コンバータ２でデジタル信号に変換
される。このフラツシユ・コンバータ２のデジタ
ル出力信号S2は、入力アナログ信号の上位桁をデ
ジタル信号に変換したものである。
このデジタル信号S2は、直ちに次段のDA変換
器３でアナログ信号に戻される。このDA変換器
３のアナログ出力信号波形を第４図ｃに示す。
器３でアナログ信号に戻される。このDA変換器
３のアナログ出力信号波形を第４図ｃに示す。
このDA変換器３のアナログ出力は、減算器６
に導入される。なお、第４図ｃに示すように、こ
のアナログ信号は、時刻t1，t2からtd1だけ時間遅
れを生じている。この理由は、フラツシユ・コン
バータ２とDA変換器３による時間遅れである。
に導入される。なお、第４図ｃに示すように、こ
のアナログ信号は、時刻t1，t2からtd1だけ時間遅
れを生じている。この理由は、フラツシユ・コン
バータ２とDA変換器３による時間遅れである。
一方、入力アナログ信号ａは、遅延線５でtd2
だけデイレー（delay）され、減算器６に加えら
れる。この遅延線５を通過しても入力アナログ信
号｛第４図ａ｝の波形自体は、変形せず、第４図
ｄのように平行に遅延された信号となる。そし
て、減算器６では、第４図ｄからｃの波形を差引
いた信号を出力する。ここで、td2＞td1とする。
だけデイレー（delay）され、減算器６に加えら
れる。この遅延線５を通過しても入力アナログ信
号｛第４図ａ｝の波形自体は、変形せず、第４図
ｄのように平行に遅延された信号となる。そし
て、減算器６では、第４図ｄからｃの波形を差引
いた信号を出力する。ここで、td2＞td1とする。
増幅器７において、td3の時間遅れを生ずると
すると、減算器６の出力信号は、増幅器７で増幅
され、第４図ｅのようになる。
すると、減算器６の出力信号は、増幅器７で増幅
され、第４図ｅのようになる。
第４図ｅにおいて、
td3−td2＝td4−td1
である。このｅの信号は、第６図でも説明した
が、下位桁の信号である。即ち、例えば、入力ア
ナログ信号が1.234vとすれば、このｅのアナログ
信号は、例えば0.034vに相当するものである。
が、下位桁の信号である。即ち、例えば、入力ア
ナログ信号が1.234vとすれば、このｅのアナログ
信号は、例えば0.034vに相当するものである。
フラツシユ・コンバータ８は、このｅの信号を
導入し、これをデジタル信号に変換する。ここ
で、フラツシユ・コンバータ８を時間td3だけ遅
延されたクロツク｛第４図ｆ｝で動作させれば、
２つのフラツシユ・コンバータ２，８とは、同一
のタイミングで動作することになり、理論的に正
しく入力のアナログ信号をデジタル信号に変換し
たことになる。
導入し、これをデジタル信号に変換する。ここ
で、フラツシユ・コンバータ８を時間td3だけ遅
延されたクロツク｛第４図ｆ｝で動作させれば、
２つのフラツシユ・コンバータ２，８とは、同一
のタイミングで動作することになり、理論的に正
しく入力のアナログ信号をデジタル信号に変換し
たことになる。
以上では、フラツシユ・コンバータ８に対する
クロツク信号が、時間td3だけ既に遅延されたも
のとして説明したが、AD変換に必要な精度の時
間遅れtd3を実現するのは難しく、従来は実用化
できなかつた。
クロツク信号が、時間td3だけ既に遅延されたも
のとして説明したが、AD変換に必要な精度の時
間遅れtd3を実現するのは難しく、従来は実用化
できなかつた。
本発明では、このクロツク信号をtd3だけ遅延
させる手段を次のように行なつて実用化した。
させる手段を次のように行なつて実用化した。
まず、遅延時間td3に要する精度を説明する。
AD変換装置の仕様をｎ（bit）、フルスケール
FS（ｖ）、最高サンプル周波数（Hz）、最高入力
信号周波数／２（Hz）とする。
FS（ｖ）、最高サンプル周波数（Hz）、最高入力
信号周波数／２（Hz）とする。
最大のスルーレートは、π／２・・FS（ｖ／ｓ）
なので、このときの誤差を最小分解能FS／2n内
に押えるためのタイミング精度Δtは、 π／２・・FS・Δt＝FS／2nょり Δt＝１／π・2n-1・ｆとなる。ｎ＝10，ｆ＝20M とすると、Δt＝31×10-12＝31psである。これは、
非常に小さい値なので、従来は、調整が困難であ
つた。そして、そのためにサンプルホールド回路
を必要としていた。
に押えるためのタイミング精度Δtは、 π／２・・FS・Δt＝FS／2nょり Δt＝１／π・2n-1・ｆとなる。ｎ＝10，ｆ＝20M とすると、Δt＝31×10-12＝31psである。これは、
非常に小さい値なので、従来は、調整が困難であ
つた。そして、そのためにサンプルホールド回路
を必要としていた。
しかし本発明では、次のように校正の動作をさ
せることで、調整を可能としている。第５図は、
ランプ発生器１１の出力信号とテスト用クロツク
のタイミングを示すチヤートである。
せることで、調整を可能としている。第５図は、
ランプ発生器１１の出力信号とテスト用クロツク
のタイミングを示すチヤートである。
まず、この校正時は、スイツチ１を端子p2側
に切替え、ランプ発生器１１を動作させて、スル
ーレートが最大に近いランプ波形｛第５図ａ｝を
フラツシユ・コンバータ２に印加する。そして、
ある所定のタイミングクロツク｛第５図ｂ｝で
AD変換し、デジタルデータv1を得る。
に切替え、ランプ発生器１１を動作させて、スル
ーレートが最大に近いランプ波形｛第５図ａ｝を
フラツシユ・コンバータ２に印加する。そして、
ある所定のタイミングクロツク｛第５図ｂ｝で
AD変換し、デジタルデータv1を得る。
次に、遅延線５→減算器６→増幅器７を通つた
信号の振幅とフラツシユ・コンバータ８のフルス
ケールとの比が、第５図ａとフラツシユ・コンバ
ータ２のフルスケールの比と同一になるように、
ランプ発生器１１の出力信号の振幅を調整する。
そして、この調整したランプ波形をスイツチ１の
端子p2に加えると共に、前記と同じタイミング
でクロツクを端子pbに与える。入力されたラン
プ波形は、遅延線５で遅延されてフラツシユ・コ
ンバータ８に到着する。
信号の振幅とフラツシユ・コンバータ８のフルス
ケールとの比が、第５図ａとフラツシユ・コンバ
ータ２のフルスケールの比と同一になるように、
ランプ発生器１１の出力信号の振幅を調整する。
そして、この調整したランプ波形をスイツチ１の
端子p2に加えると共に、前記と同じタイミング
でクロツクを端子pbに与える。入力されたラン
プ波形は、遅延線５で遅延されてフラツシユ・コ
ンバータ８に到着する。
一方、フラツシユ・コンバータ８には、可変遅
延線１０で遅延されたテスト用クロツク｛第５図
ｄ｝が印加され、前記ランプ信号をAD変換す
る。その結果、デジタルデータv2を得る。
延線１０で遅延されたテスト用クロツク｛第５図
ｄ｝が印加され、前記ランプ信号をAD変換す
る。その結果、デジタルデータv2を得る。
ここで、v1＝v2となるように可変遅延線１０
を調整する。このように調整した後は、入力アナ
ログ信号とクロツクは等価的に等しい遅延を受け
ることになり、サンプルホールド回路がなくて
も、正しくAD変換される。
を調整する。このように調整した後は、入力アナ
ログ信号とクロツクは等価的に等しい遅延を受け
ることになり、サンプルホールド回路がなくて
も、正しくAD変換される。
以上の校正時における（スイツチ１が端子p2
側）可変遅延線１０とランプ発生器１１の制御
は、コントロール回路１２により自動的に行なう
ことができる。即ち、コントロール回路１２はフ
ラツシユ・コンバータ２と８の出力を導入してこ
れを比較し、２つのフラツシユ・コンバータの出
力値が同じとなるように可変遅延線１０を制御す
ることができると同時に、ランプ発生器１１の振
幅も制御することができる。
側）可変遅延線１０とランプ発生器１１の制御
は、コントロール回路１２により自動的に行なう
ことができる。即ち、コントロール回路１２はフ
ラツシユ・コンバータ２と８の出力を導入してこ
れを比較し、２つのフラツシユ・コンバータの出
力値が同じとなるように可変遅延線１０を制御す
ることができると同時に、ランプ発生器１１の振
幅も制御することができる。
第２図は、第１図で説明したランプ発生器１１
の具体的構成例を示す図である。第２図におい
て、ｓ１〜ｓ３はスイツチ、Ｃはコンデンサ、Ｕ
はバツフア、cs１，cs２は定電流源であり、この
第２図の回路は公知であるため、その説明は省略
する。
の具体的構成例を示す図である。第２図におい
て、ｓ１〜ｓ３はスイツチ、Ｃはコンデンサ、Ｕ
はバツフア、cs１，cs２は定電流源であり、この
第２図の回路は公知であるため、その説明は省略
する。
第３図は、第１図で説明した可変遅延線１０の
具体的構成例を示した図である。第３図におい
て、R1，R2は抵抗、Ｃはコンデンサ、Ｕはバツ
フア、VDはバリキヤツプである。この第３図の
回路も公知であるため、その説明は省略する。
具体的構成例を示した図である。第３図におい
て、R1，R2は抵抗、Ｃはコンデンサ、Ｕはバツ
フア、VDはバリキヤツプである。この第３図の
回路も公知であるため、その説明は省略する。
また、第１図において、コントロール回路１２
は、安価なマイクロプロセツサが利用でき、DA
変換器を用いて、可変遅延線１０をコントロール
することができる。
は、安価なマイクロプロセツサが利用でき、DA
変換器を用いて、可変遅延線１０をコントロール
することができる。
また、以上の説明では、減算器６と増幅器７を
別々の構成としたが、一般にはOPアンプ等によ
り、１個の素子で、減算器６と増幅器７の機能を
同時に満たすことができる。
別々の構成としたが、一般にはOPアンプ等によ
り、１個の素子で、減算器６と増幅器７の機能を
同時に満たすことができる。
ハ 「本発明の効果」
以上述べたように、本発明によれば、次の効果
が得られる。
が得られる。
サンプルホールド回路を必要としないので、サ
ンプルホールド回路による特性の劣化がない。
ンプルホールド回路による特性の劣化がない。
タイミング測定用として、従来より使用してい
るAD変換器を利用しているので、構成が容易で
ある。
るAD変換器を利用しているので、構成が容易で
ある。
校正がデジタル値によつて行なわれるので、確
実で、使用中のドリフトも少ない。
実で、使用中のドリフトも少ない。
第１図は本発明に係る高速用Ａ・Ｄ変換装置の
一実施例を示した図、第２図は第１図で説明した
ランプ発生器１１の具体的構成例を示す図、第３
図は第１図で説明した可変遅延線１０の具体的構
成例を示した図、第４図は第１図の各部の信号波
形を示したタイムチヤート、第５図はランプ発生
器１１の出力信号とテスト用クロツクのタイミン
グを示すチヤート、第６図は直並列形AD変換装
置の従来の構成例を示す図である。 １……スイツチ、２，８……フラツシユ・コン
バータ、３……DA変換器、５……遅延線、６…
…減算器、７……増幅器、１０……可変遅延線、
１１……ランプ発生器、１２……コントロール回
路。
一実施例を示した図、第２図は第１図で説明した
ランプ発生器１１の具体的構成例を示す図、第３
図は第１図で説明した可変遅延線１０の具体的構
成例を示した図、第４図は第１図の各部の信号波
形を示したタイムチヤート、第５図はランプ発生
器１１の出力信号とテスト用クロツクのタイミン
グを示すチヤート、第６図は直並列形AD変換装
置の従来の構成例を示す図である。 １……スイツチ、２，８……フラツシユ・コン
バータ、３……DA変換器、５……遅延線、６…
…減算器、７……増幅器、１０……可変遅延線、
１１……ランプ発生器、１２……コントロール回
路。
Claims (1)
- 【特許請求の範囲】 １ アナログ入力信号をデジタル信号に変換する
第１のフラツシユ・コンバータと、この第１のフ
ラツシユ・コンバータの出力をDA変換するDA
変換器と、このDA変換した信号と前記アナログ
入力信号との差を増幅する手段６，７と、この手
段６，７の出力をデジタル信号に変換する第２の
フラツシユ・コンバータとからなる装置におい
て、 外部信号により遅延時間が調整可能であつて、
前記第１のフラツシユ・コンバータに与えられた
クロツク信号を所定の時間遅延して前記第２のフ
ラツシユ・コンバータへ加える可変遅延線と、 前記アナログ信号を所定の時間だけ遅延して前
記手段６，７に加える遅延線５と、 ランプ波形を発生し、外部信号によりその波形
の振幅の調整が可能なランプ発生器と、 前記ランプ波形または前記アナログ入力信号の
いずれか一方を選択し前記遅延線と第１のフラツ
シユ・コンバータに加えるスイツチ手段と、 前記第１および第２のフラツシユ・コンバータ
の出力に基づき前記ランプ発生器と可変遅延線と
を制御する外部信号を出力するコントロール回路
を具備し、 前記遅延線５での遅れ時間は、第１のフラツシ
ユ・コンバータとDA変換器をあわせた遅れ時間
よりも大きな遅れ時間となるようにし、 前記可変遅延線の遅れ時間は、 前記スイツチ手段でランプ発生器から出力され
るランプ波形を選択し、ある所定のタイミングで
クロツクを与えたときの第１のフラツシユ・コン
バータの出力（v1）を得、 次に第２のフラツシユ・コンバータの入力信号
の振幅とフルスケールの比が前記ランプ波形の振
幅と第１のフラツシユ・コンバータのフルスケー
ルの比と同一になるようなランプ波形をスイツチ
手段を介して入力し、前記と同じある所定のタイ
ミングでクロツクを与え、このときの第２のフラ
ツシユ・コンバータの出力（v2）を求め、 前記第１および第２のフラツシユ・コンバータ
の出力（v1，v2）が等しくなるように前記コン
トロール回路により調整される ように構成したことを特徴とする高速AD変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14711885A JPS627220A (ja) | 1985-07-04 | 1985-07-04 | 高速用ａｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14711885A JPS627220A (ja) | 1985-07-04 | 1985-07-04 | 高速用ａｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS627220A JPS627220A (ja) | 1987-01-14 |
| JPH0548969B2 true JPH0548969B2 (ja) | 1993-07-23 |
Family
ID=15422936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14711885A Granted JPS627220A (ja) | 1985-07-04 | 1985-07-04 | 高速用ａｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS627220A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6388992B1 (ja) | 2017-10-13 | 2018-09-12 | 株式会社写真化学 | 被処理物の温度測定装置及び温度測定方法並びに攪拌・脱泡方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5948570B2 (ja) * | 1977-07-14 | 1984-11-27 | テクトロニツクス・インコ−ポレイテツド | アナログ・デジタル変換器 |
| JPS5768931A (en) * | 1980-10-16 | 1982-04-27 | Sony Corp | A-d converter |
-
1985
- 1985-07-04 JP JP14711885A patent/JPS627220A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS627220A (ja) | 1987-01-14 |
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