JPH0549009A - デジタル回路配置 - Google Patents

デジタル回路配置

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JPH0549009A
JPH0549009A JP4014206A JP1420692A JPH0549009A JP H0549009 A JPH0549009 A JP H0549009A JP 4014206 A JP4014206 A JP 4014206A JP 1420692 A JP1420692 A JP 1420692A JP H0549009 A JPH0549009 A JP H0549009A
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    • H04N5/00—Details of television systems
    • H04N5/76—Television signal recording
    • H04N5/91—Television signal processing therefor
    • H04N5/93—Regeneration of the television signal or of selected parts thereof
    • H04N5/95—Time-base error compensation
    • H04N5/956—Time-base error compensation by using a digital memory with independent write-in and read-out clock generators

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Abstract

(57)【要約】 【目的】 入力デジタル画像信号をその画像信号にロッ
クされないシステムクロックレートで表わされる画像信
号に変換する画像歪に強い回路配置を提供する。 【構成】 補正メモリ(1) とインタポレータ／デシメー
タ(2) と制御部(7) が備えられ、その制御部は、入力デ
ジタル画像信号の水平信号を基準水平同期信号と比較
し、ディスクリミネータ(4) の助けで得られる偏倚信号
(d) を受信すべく連結されるとともに、第１の補正変数
(i) を印加すべく補正メモリに、第２の補正変数
（αS ) を印加すべくインタポレータ／デシメータに連
結され、第１の補正変数は補正メモリにより実行される
べきシステムクロック周期の積分乗算による入力デジタ
ル画像信号の変換を指示し、第２の補正変数はインタポ
レータ／デシメータにより実行されるべきシステムクロ
ック周期の分数倍による変換を指示するよう構成する。

Description

【発明の詳細な説明】
【０００１】
【技術分野】この発明は、入力デジタル画像信号が当該
入力デジタル画像信号にロックされないシステムクロッ
クレートで表わされ、補正メモリとインタポレータ／デ
シメータとを具える、前記入力デジタル画像信号を前記
システムクロックから導出された基準水平同期信号ラス
タに変換するためのデジタル回路配置に関するものであ
る。
【０００２】
【背景技術】デジタル画像信号がその画像信号でロック
されないシステムクロックレートで走査され、この画像
信号がかかるクロックレートですでに表わされるとする
と、このことは一方ではそのデジタル画像信号が他方で
はその走査ラスタが互いに関連して自由に置換されるこ
とを意味する。このことは特に画像信号例えば信号がビ
デオレコーダにより表示される時に多分発生する位相シ
フトに関して保持される。例えば画像メモリでより容易
にそれを処理できる直交のラスタでデジタル画像信号を
所有することは屡々望まれる。この目的でデジタル画像
信号はシステムクロックから導出されその画像信号とは
独立の基準水平同期信号ラスタに変換されるのがよい。
このようにすることのできる回路配置は既刊行物“Fern
seh undKinotechnik （テレビジョンおよび映画技
術）”Vol.40, No.3/1986, pp.105 〜111 および先願ド
イツ国特許出願第3935453 号に開示されている。これら
２つの回路配置では補正メモリ(correction memory) お
よびインタポレータ／デシメータ(interpolator/decima
tor)が画像信号を変換するのに使用される。前記先願特
許による回路配置ではそれらはフォワード制御により制
御されている。
【０００３】このような制御は特にこの信号に歪のある
時にはデジタル画像信号の望ましい変換が達成されな
い。信号歪の例としては特に増幅歪、ノイズ重畳や伝送
帯域幅の制限により発生する信号エッジの平坦化があ
る。かかる信号歪は主として制御により用意された補正
値の歪それ故に画像信号のよくない変換へと導かれる。
なかんずく本発明の目的は、画像信号に重畳された画像
歪に多分に不感症な冒頭に記載した型の回路配置を提供
せんとするものである。
【０００４】
【発明の開示】本発明に係る回路配置によれば、この目
的は制御部が備えられ、その制御部は入力デジタル画像
信号の水平信号を基準水平同期信号と比較し、ディスク
リミネータの助けで得られる偏倚信号(d) を受信すべく
連結されるとともに、第１の補正変数(i) を印加するた
め補正メモリに、第２の補正変数（αS ) を印加するた
めインタポレータ／デシメータに連結され、前記第１の
補正変数は前記補正メモリにより実行されるべきシステ
ムクロック周期の積分乗算による入力デジタル画像信号
の変換を指示し、前記第２の補正変数は前記インタポレ
ータ／デシメータにより実行されるべきシステムクロッ
ク周期の分数倍による変換を指示することにより解決さ
れる。
【０００５】制御部に印加される偏倚信号を得るため、
画像信号またはそのラスタに含まれる水平同期信号が基
準水平同期信号またはそのラスタと比較される。この基
準水平同期信号ラスタはシステムクロックから固定の予
め定められる方法で導出されその画像信号とか可能な位
相の変動には依存しない。この基準水平同期信号を画像
信号に含まれる水平同期信号とディスクリミネータ(dis
criminator) の助けにより比較することにより、制御部
に印加される偏倚信号が得られその信号から制御部が２
つの補正変数を発生する。
【０００６】デジタル画像信号は補正メモリおよびイン
タポレータ／デシメータにより変換される。補正メモリ
は画像信号がシステムクロック周期の積分乗算により変
換される変換のみを実行することができる。その結果、
制御部により得られる２つの補正変数のうちの第１の補
正変数がこの補正メモリに印加され、その第１の補正変
数はシステムクロック周期の積分乗算にあたるその変換
を指示する。さらに精細な変換のために制御部はインタ
ポレータ／デシメータに印加される第２の補正変数を発
生する。この第２の補正変数はシステムクロック周期の
分数倍によってのみ画像信号の変換を表わす実行される
べきその変換を指示する。この組合わされた２つの補正
変数の結果補正メモリとインタポレータ／デシメータの
助けで基準水平同期信号ラスタ上へのデジタル画像信号
の望ましい変換、すなわち画像信号に含まれる水平同期
信号とシステムクロックから導出される基準水平同期信
号ラスタとが一致する変換ができる。変換された画像信
号はかくて基準水平同期信号により規定される公知の直
交ラスタにより表わされる。
【０００７】補正メモリまたはインタポレータ／デシメ
ータにより実行される変換を制御することにより、歪に
対する明らかに改善された不感症性が得られ、それで歪
のため損なわれた画像信号にもかかわらず画像信号のほ
ぼ完全な変換が有効になされる。本発明の一実施態様で
は前記制御部が積分要素に先立ち比例・積分要素を具え
ている。かかる第２オーダの制御回路ではそれは２つの
自由度を有し、制御部は最適なレイアウトで与えられ
る。
【０００８】本発明の別の実施態様では前記制御部が補
正変数の新しいそして有効な値を立上りまたは立下り端
がマークする制御クロック信号を発生する。この制御ク
ロック信号は補正変数があとにつづく回路要素特に補正
メモリにより引継がれる瞬時を指示する。この制御クロ
ック信号は特にシステムクロックから導出される。
【０００９】本発明に係るさらに別の実施態様では、前
記制御部は２つの補正変数を具える補正信号を供給す
る。回路部分により部分的にのみ評価される前述の２つ
の補正変数が補正信号に具えられていてもよい。かくて
例えば補正メモリはシステムクロック周期の積分乗算に
より変換を指示する補正信号のそれら部分を評価するこ
とのみができ、これに対しインタポレータ／デシメータ
はシステムクロック周期の分数倍により実行され得る変
換に関係する補正信号のそれら部分を評価することのみ
ができる。デジタル補正信号が関連づけられるから補正
信号の個々の要素のみの評価が補正信号の与えられたビ
ットのみの評価により容易に実行されることができる。
【００１０】本発明に係るさらに別の実施態様では、補
正メモリが第１のおよび第２のメモリ領域を有し、そこ
にはデジタル画像信号のデータが並列にはいりこみ、一
方第１の補正変数の新しい値ごとに各クロックでのその
連続変化に加うるに補正変数に依存して第１のおよび第
２のメモリ領域の読取りアドレスが交互に変えられると
ともに、補正変数に依存して読取りアドレスが変えられ
てから予め定められた時間間隔後に、その読取りアドレ
スが補正変数に依存して直前に変えられたそのメモリ領
域を指示する切換え信号が発生される。
【００１１】一般に補正メモリとインタポレータ／デシ
メータの助けを得て説明されてきた型の時間軸変換を実
行する回路配置については、補正メモリで実行されたシ
ステムクロック周期の積分乗算による変換は結果として
インタポレータ／デシメータでの歪やその出力信号での
歪を生ずるといわれている。このことは画像信号の連続
的走査値が必ずしも補正メモリにより実行される変換の
場合にインタポレータ／デシメータでもはや有効に利用
されなくなり、それでインタポレータ／デシメータがも
はや正確に内挿を実行しなという事実に起因する。この
問題をさけるためには、補正メモリが２つの出力信号を
供給し、その出力信号の両者がデジタル画像信号を表わ
し、そのうちの１つのみが補正メモリで常に画像信号の
直前の変換を受け、もう１つの信号は正にそこで実行さ
れる変換を受けないような方法で補正メモリが都合よく
適用されればよい。
【００１２】この目的で補正メモリは２つのメモリ領域
を有するよう設計される。デジタル画像信号は同じよう
に２つのメモリ領域に並列にはいりこみ、２つのメモリ
領域の読取りアドレスが読取り処理に従って連続的に変
えられる読取り処理の間に、交互に第１のおよび第２の
メモリ領域の読取りアドレスが第１の補正変数の新しい
値毎にその補正変数に依存して付加的に変えられる。さ
らに、読取りアドレスのどの１つが補正変数に依存して
直前に変えられたかを指示する切換え信号が補正メモリ
で発生される。読取りアドレスの変換または増加を実行
してから予め定められ得る時間間隔後、第１の補正変数
に依存してこの切換え信号が発生される。この切換え信
号は２つのメモリ領域の２つの出力信号のうちのどちら
が直前に変換されたかまたこの出力信号が何時変換され
たかを知らねばならぬそれに続く回路部分のために特に
発生される。
【００１３】この切換え信号は特にそれに続くインタポ
レータ／デシメータでの正確な内挿のために使用され
る。それ故本発明のさらに別の実施態様では、複数ｎの
連続的に配置されたレジスタを各々有するレジスタチェ
ーンがインタポレータ／デシメータに配置され、一方補
正メモリの第１のメモリ領域の出力信号がレジスタチェ
ーンの１つに印加され、第２のメモリ領域の出力信号が
他のレジスタチェーンに印加され、インタポレータ／デ
シメータがｎの乗算器、ｎの係数メモリとｎのスイッチ
を具え、２つのレジスタチェーンの各々の１つのレジス
タが各スイッチと関連づけられ、一方切換え信号に依存
して各スイッチが２つの関連レジスタのうちの１つの出
力データを２つのレジスタと関連する乗算器に切換え、
前記出力データが前記乗算器で第２の補正変数に依存す
る関連係数メモリから読取られるフィルタ係数により乗
算されるものである。
【００１４】補正メモリの２つのメモリ領域の２つの出
力信号はかくてインタポレータ／デシメータの２つの別
のレジスタチェーンに読取られる。スイッチにより今や
これら２つのレジスタチェーン間で切換えることが可能
で、それでこれら出力信号は交互にその後に配置される
乗算器に切換えることができる。この切換え動作は補正
メモリにより発生される切換え信号に依存して実行され
る。補正メモリにより実行されるシステムクロック周期
の積分乗算での変換の場合にもまた、インタポレータ／
デシメータが常にデジタル画像信号の連続的走査値の連
続シーケンスを常に受信することがその時には確実にな
る。
【００１５】インタポレータ／デシメータの２つのレジ
スタチェーンの各々が複数のｎレジスタを有するなら、
読取りアドレスが直前に補正変数に依存して変えられた
補正メモリのそのメモリ領域を、切換え信号が指示する
予め定められうるおくれ時間間隔を、本発明のさらに別
の実施態様では、好適にはシステムクロックの（ｎ＋
２）周期にとられる。
【００１６】
【実施例】以下添付図面を参照し実施例により本発明を
詳細に説明する。図１は入力デジタル画像信号をシステ
ムクロックから導出された基準水平同期信号ラスタに変
換するデジタル回路配置のブロック線図を示し、その入
力デジタル画像信号は当該入力デジタル画像信号ではロ
ックされないシステムクロックレートで表わされてい
る。図１のＹで示される入力デジタル画像信号は補正メ
モリ１の入力に印加される。その補正メモリ１は図１に
D1とD2で示される２つのデジタル出力信号を供給する。
これらの信号は画像信号である。実行される各変換後に
は２つの信号D1とD2の１つのみが変換される。かかる場
合他の画像信号は変換されないままである。この変換は
出力信号D1とD2について交互に実行される。これら２つ
の画像信号D1とD2は直前に変換された画像信号を示す切
換え信号D1D2同様インタポレータ／デシメータ(interpo
lator/decimator)２に印加される。インタポレータ／デ
シメータ２はその出力にデジタル画像信号D3を供給し、
この信号は今やシステムクロックから導出された基準水
平同期信号ラスタで表わされる変換されたデジタル画像
信号を表わしている。
【００１７】この変換を実現させるため、インタポレー
タ／デシメータ２の出力での信号D3は低域通過フィルタ
３に印加され、その出力信号はディスクリミネータ(dis
criminator) ４に印加される。さらに基準水平同期信号
ラスタを発生する発生器５からの出力信号はディスクリ
ミネータ４に印加される。この目的のため発生器５はシ
ステムクロック発生器６からシステムクロックＴO を受
信する。発生器５はこのシステムクロックから基準水平
同期信号ラスタを固定の予め定められた方法で発生す
る。ディスクリミネータ４ではデジタル画像信号D3また
はそのラスタに含まれる水平同期信号が発生器５により
発生された基準水平同期信号またはそのラスタと比較さ
れる。この比較から偏倚信号がディスクリミネータ４で
発生され、この信号は図でｄと示され制御部７に印加さ
れる。システムクロック発生器６で発生されたシステム
クロックＴO をまた受信する制御部７は偏倚信号から２
つの補正変数を発生しそれらは図でｉおよびαS で示さ
れる。第１の補正変数ｉは画像信号のシステムクロック
周期の積分乗算により実行されるべきその変換を指示し
ている。この目的のためこの第１の補正変数ｉはこの補
正変数ｉの値に従う変換が実行される補正メモリ１に印
加される。制御部７により供給される第２の補正変数α
S はそのシステムクロック周期の分数倍で実行されるべ
きその変換を指示している。この補正変数αS はインタ
ポレータ／デシメータ２に印加され、そこでシステムク
ロックの１周期より短い必要とされる微細な変換がこの
補正変数に従って実行される。補正変数ｉとαS の両方
は制御部７において時間離散的に発生される。制御部７
でまた発生されるクロック信号ＴA は補正メモリ１およ
び／またはインタポレータ／デシメータ２により受け取
られるべき新しい補正変数ｉとαS が何時発生されるか
を示している。
【００１８】図１に示された回路配置では２つの補正変
数ｉとαS それ故補正メモリおよびインタポレータ／デ
シメータにより実行されるデジタル画像信号の変換は制
御部７の構成およびディメンション(dimension)に依存
して得られ、それらは回路配置の適用に依存してデジタ
ル画像信号Ｙの歪それ故に回路配置の出力信号D3での歪
が変換処理に最小しか影響しないようなレイアウト(lay
out)で与えられる。図２は図１の回路配置の制御部７と
して有益に使用される制御部を示している。図２図示制
御部は別の積分要素に先立ち比例・積分要素を具えてい
る。その結果この構成は２つの自由度を有する第２オー
ダの制御回路となり、かくてその制御動作が関連する限
りは最適なレイアウトが与えられる。
【００１９】図２図示制御部の入力に印加された偏倚信
号ｄはその制御部で２つの乗算器11と12の入力に印加さ
れる。乗算器11でこの信号は因子k1だけ乗算され、乗算
器12で因子k2だけ乗算される。k1とk2の選択性は利得調
整の可能性を提供する。乗算器11の出力信号は加算器13
に印加されその加算器の出力信号はレジスタ14に印加さ
れる。レジスタ14の出力信号は加算器13の第２の入力に
饋還される。乗算器12の出力信号と同じように、レジス
タ14の出力信号は別の加算器15の入力に印加され、その
別の加算器15の出力信号は加算器16に印加される。加算
器16の出力は別のレジスタ17の入力に接続され、その別
のレジスタ17の出力信号は加算器16の第２の入力に印加
される。
【００２０】図２図示制御部はさらに除算器18を有し、
その除算器の入力はシステムクロック信号ＴO を受信
し、この信号はその除算器で因子Ｎで除算される。より
小さい値に除算された除算器18の出力信号はレジスタ14
と17をクロックするのに使用される。乗算器12と、加算
器13とともに積分器を構成するレジスタ14と乗算器11と
の直列配置との入力端での並列配置は比例・積分要素を
表わす。この比例・積分要素に続いてレジスタ17と加算
器16により実行される饋還により構成される別の積分要
素が存在する。
【００２１】レジスタ17はその出力で第１の補正変数ｉ
と第２の補正変数αS を具える補正信号を供給する。こ
れら２つの補正変数ｉとαS は図１でｉとαS でまた示
され図１の補正メモリ１およびインタポレータ／デシメ
ータ２にそれぞれ印加される補正変数である。図２図示
制御部のレジスタ14と17は除算器18により供給されるク
ロック信号Ｔ A によりクロックされる。かくてこのクロ
ック信号ＴA のリズム(rhythm)で新しい関連ある変数ｉ
とαSが回路配置のあとの部分で利用される。このクロ
ック信号ＴA は図２の制御部の出力信号を表わし、それ
は２つの補正変数ｉとαS の新しい値が有用である時正
にその回路配置のあとの部分に送られる。
【００２２】図３は例えば図１の回路配置用補正メモリ
１として使用できる補正メモリをブロック線図で示して
いる。未だ変換されていないデジタル画像信号Ｙが図３
図示補正メモリの入力に印加される。補正メモリではこ
の画像信号は２つのメモリ領域21と22に到達し、そこで
は画像信号は並列にすなわち２つのメモリ領域に同じよ
うにはいりこむ。この目的に要求される読取りアドレス
は書込みカウンタ23により発生される。２つのメモリ領
域21と22からデータを読取るため、読取りカウンタ24が
用意されその出力アドレスは連続的に変化する。しかし
ながら、その補正メモリがデジタル画像信号Ｙの変換を
実行するべくある時は、カウンタ24のこの連続的に変化
するアドレスはさらに変化されるべきである。以下の回
路要素はこの目的のために用意される。
【００２３】補正メモリに印加され補正メモリにより実
行されるべきデジタル画像信号の積分乗算による変換を
示す補正変数ｉは図３の補正メモリのレジスタ25へ印加
される。レジスタ25はパルス発生器26で発生されるクロ
ック信号によりクロックされ、そのクロック信号はそれ
に印加され全回路配置の制御部から発生するクロック信
号ＴA からこの発生器26により導出される。パルス発生
器26は信号ＴA の各立上り端で規定された方法でパルス
を発生する。このクロック信号はさらにレジスタ27の入
力に印加され、このレジスタは図３ではそれ以上示され
ていない方法でシステムクロックＴO によりクロックさ
れる。さらにパルス発生器26の出力信号はフリップ・フ
ロップ28のクロック入力に印加される。レジスタ25の出
力信号は２つのレジスタ29と30の入力に到達する。第１
のAND ゲート31が備えられその１つの入力はレジスタ27
の出力に接続され他の入力はフリップ・フロップ28の第
１の出力32に接続される。第１のAND ゲート31の出力信
号はレジスタ29のクロック入力に接続される。
【００２４】さらに第２のAND ゲート33があり、その１
つの入力はレジスタ27の出力信号を受信しその第２の入
力はフリップ・フロップ28の第２の出力34へ接続され
る。第２のAND ゲート33の出力信号はレジスタ30のクロ
ック入力へ接続される。レジスタ29の出力は加算器35に
接続され加算器でこの信号は読取りカウンタ24の出力信
号に加算される。加算器35の出力信号はメモリ領域21の
読取り処理のためのアドレス制御用に使用される。レジ
スタ30の出力信号はまた加算器36で読取りカウンタ24の
出力信号へ加算される。カウンタ36の出力信号は第２の
メモリ領域22の読取りアドレスを指示する。
【００２５】フリップ・フロップ28の第１の出力32に表
われる出力信号は遅延回路３７に到達し、その遅延回路
はシステムクロック信号ＴO でクロックされシステムク
ロック信号のｍクロックという予め定められたクロック
後切換え信号D1D2を供給する。メモリ領域21から読取ら
れた画像信号はシステムクロックＴO でクロックされそ
の出力が信号D1を供給するレジスタ38へ印加される。同
様に第２のメモリ領域22の出力信号はその出力が画像信
号D2を供給するレジスタ39へ印加される。
【００２６】前述のごとくメモリ領域21と22の読取りア
ドレスは読取りカウンタ24により指示され、その読取り
カウンタの出力値またはアドレスは連続的に変化する。
時間軸変換が補正メモリで実行されることを補正変数ｉ
が示すならば、この補正変数の値はレジスタ25へ印加さ
れる。クロックＴA でパルス発生器26はこの補正変数を
レジスタ25に引き継がせる対応するパルスを発生する。
補正変数ｉは続いてレジスタ29かレジスタ30により引き
継がれる。この目的のためレジスタ27により供給された
クロック信号は２つのAND ゲート31と33を介してフリッ
プ・フロップ28の２つの出力信号と組合わされる。フリ
ップ・フロップ28は各クロックＴA かパルス発生器26に
より続いて発生されるパルスかで切換えられる。高いそ
して低い信号はかくてフリップ・フロップの出力32およ
び34それぞれに交互に表われる。これによりレジスタ27
の出力信号はAND ゲート31を介してレジスタ29かAND ゲ
ート33を介してレジスタ30かへ到達する。２つのレジス
タ29と30はかくて交互にクロックされる。それでレジス
タ25にはいった新しい補正変数をレジスタ29とレジスタ
30に交互にいれこむ。レジスタ29および30の出力信号を
加算器35および36により読取りカウンタ24の出力信号と
組合わせる結果、２つのメモリ領域21および22の出力ア
ドレスは、読取りカウンタ24による予め定められた値に
加えてレジスタ29および30から読取られる補正変数ｉに
応じて値が交互に変化する。例えば、補正変数ｉの第１
の値がレジスタ25を介してレジスタ29に入りこまれたと
すれば、第１のメモリ領域21の出力アドレスは読取りカ
ウンタ24により予め定められたアドレス値に加えて変化
される。その結果、出力信号D1はこの補正変数i1により
変換される値を持って表われる。しかしながら、メモリ
領域22用の読取りアドレスが読取りカウンタ24により供
給されたアドレスに依存してのみ変化してきたから出力
信号D2はこの変換をうけない。このことはフリップ・フ
ロップ28の位置のために補正変数i1がレジスタ30で引き
継がれず従って加算器36で読取りアドレスに加算されな
いという事実にもとづくものである。この例の場合には
補正係数ｉの値i1は信号D1のみを変え、信号D2は変換さ
れない。次のクロックＴA で読取られる補正変数ｉの次
の値i2についてはフリップ・フロップ28がパルス発生器
26の次のパルスで切換えられ、それでその出力32は今や
低いレベルをその出力34は高いレベルを有する。かくて
クロック信号はレジスタ29には到達せず、その代わりレ
ジスタ30がクロックされ補正変換i2はレジスタ25からレ
ジスタ30へと読取られる。読取りカウンタ24により供給
されたアドレスが加算器36で加算される結果、第２のメ
モリ領域の読取りのアドレスは補正変数ｉの値i2に依存
して変えられる。かくて信号D2は今や補正変数i2に従っ
て変換されたものである。同時に、信号D1はレジスタ29
がなんら変化した出力値を供給してないので不変のまま
とどまっている。この処理は継続され、すなわち交互に
２つのメモリ領域21と22の読取りアドレスが補正変数ｉ
の新しい値に従って変えられる。逆に、このことは２つ
の出力信号D1およびD2のうちの１つが丁度その時実行さ
れた変換によって影響を受けずにそのままであることを
意味する。
【００２７】切換え信号D1D2は２つの出力信号D1または
D2の何れかが変換されたことを示す。この切換え信号は
遅延回路37により遅延されて発生される。図３図示補正
メモリは特に図４図示インタポレーション／デシメータ
と接続して特に都合よく使用されてもよい。組合わされ
た両装置は勿論図１の回路配置で都合よく使用される。
補正メモリにより供給される２つの画像信号D1とD2は切
換え信号D1D2および第２の補正変数αS と同様図４図示
のこのインタポレータ／デシメータに印加される。
【００２８】図４図示インタポレータ／デシメータは第
１のレジスタチェーンを有し図４には簡単化のため３つ
のレジスタ51, 52と53のみが示されている。かかるレジ
スタチェーンは勿論もっと多くのレジスタを具えてもよ
い。しかしながら第２のレジスタチェーンがこれと同じ
数のレジスタを有することは重要である。図４でこれら
はレジスタ54, 55および56である。デジタル画像信号D1
はレジスタ51から53を具える第１のレジスタチェーンに
読取られる。画像信号D2はレジスタ54から56を具える第
２のレジスタチェーンに読取られる。乗算器58が続くス
イッチ57は第１のレジスタチェーンのレジスタ51および
第２のレジスタチェーンのレジスタ54と関連づけられ
る。レジスタ51かレジスタ54の出力信号がスイッチ57に
より乗算器58の入力に印加される。この切換えはこの目
的のためにスイッチ57に印加される切換え信号D1D2に依
存して実行される。乗算器58ではスイッチ57により供給
された信号が係数メモリ59から読取られたフィルタ係数
だけ乗算される。係数メモリ59から読取られたフィルタ
係数は係数メモリ59に印加された第２の補正変数αS に
依存して選択される。
【００２９】同じようにして２つのレジスタ52と55は乗
算器60, 係数メモリ61およびスイッチ64と関連づけられ
る。レジスタ53と56は乗算器62, 係数メモリ63およびス
イッチ65と関連づけられる。乗算器58, 係数メモリ59お
よびスイッチ57に関した説明は乗算器60と62, 係数メモ
リ61と63およびスイッチ64と65の動作様式についてもま
た成り立つ。乗算器58, 60および62の出力信号は加算器
66および67により出力信号D3に加算される。
【００３０】図４図示インタポレータ／デシメータの２
つのレジスタチェーンは、連続的な走査値の連続シーケ
ンスがインタポレータ／デシメータで先の補正メモリで
実行された時間軸変換後は確実にいつでも役に立つよう
設けられる。例えば、２つの画素すなわち２つのシステ
ムクロック周期により変換が先の補正メモリで実行され
たとすると、ただ１つのレジスタチェーンしかない従来
通りに構成されたインタポレータ／デシメータが使用さ
れる時には２つの走査値はチェーンのレジスタで落ちこ
ぼれを生じるだろう。その時には正確な内挿はもはや実
施されない。この理由で図４図示インタポレータ／デシ
メータは２つのレジスタチェーンを有し、そこにデジタ
ル画像信号D1とD2が並列にはいりこむかこれらのレジス
タを通過したりする。
【００３１】レジスタ51から53を有する第１のレジスタ
チェーンかレジスタ54から56を有する第２のレジスタチ
ェーンかが切換え信号D1D2により制御されるスイッチ5
7, 64と65により次の乗算器へ接続される。この切換え
処理は先の補正メモリで実行された時間軸変換後、連続
的な走査データの連続シーケンスがこの画像信号でなん
ら間隔をおかないで再び表われるような遅延で変換され
た画像信号への切換えとなるよう実施される。かくて、
もし例えば第１のレジスタチェーンに印加された画像信
号D1が先の補正メモリですでに時間軸変換されていたと
すれば、インタポレータ／デシメータのスイッチ57, 64
および65は対応する切換え信号D1D2に応じて変換の瞬時
になお第２のレジスタチェーンに接続されているだろ
う。スイッチ57, 64および65がそれによって切換えられ
るようある時間遅延をもってのみ切換え信号D1D2が第１
のレジスタチェーンへの切換えを指示する。第１のレジ
スタチェーンは今やそのあとに配置された乗算器に接続
される。スイッチ57, 64および65を切換える瞬時には、
連続的走査値は補正メモリで実行されたラスタ変換後第
１のレジスタチェーンのレジスタの51から53になんら間
をおくことなくすでに再び読取られており、それでイン
タポレーション／デシメーションは何ら妨害なくインタ
ポレータ／デシメータで再び実行される。
【００３２】スイッチ57, 64および65は切換え信号D1D2
が第２のレジスタチェーンへの切換えを指示するまで今
や第１のレジスタチェーンに接続されてとどまる。しか
しながら、このことは時間軸変換が先の補正メモリで実
行されてしまいそれに続く第２のレジスタチェーンD2に
次に読取られる値が走査値の連続シーケンスを再び表わ
したあと、すなわち先の補正メモリにより実行された時
間軸変換の結果として引き起こされた“ジャンプ(jum
p)”が第２のレジスタチェーンで再び書きなおされるよ
うな時間遅延を持った場合のみ成立する。
【００３３】２つのレジスタチェーン間の交互切換えの
この処理はこのような方法で続き、そこではこのレジス
タチェーンに読取られた画像信号値が先の補正メモリで
実行された変換後デジタル画像信号の連続的走査値の連
続シーケンスを再び表わすまで他のレジスタチェーンへ
の切換えはおこらない。このようにインタポレーション
／デシメーションは連続的走査値のシーケンスで常に排
他的に実行されることが図４図示のインタポレータ／デ
シメータの出力信号で確実になされ、それで先の補正メ
モリにより実行された時間軸変換の結果生じるだろう妨
害は排除される。
【図面の簡単な説明】
【図１】時間軸変換用デジタル回路配置実施例のブロッ
ク線図である。
【図２】図１図示回路配置用制御部の実施例を示す図で
ある。
【図３】図１図示回路配置用補正メモリの実施例を示す
図である。
【図４】図１図示回路配置用インタポレータ／デシメー
タの実施例を示す図である。
【符号の説明】
１ 補正メモリ ２ インタポレータ／デシメータ ３ 低域通過フィルタ ４ ディスクリミネータ ５ 基準水平同期信号ラスタ発生器 ６ システムクロック発生器 ７ 制御部 11, 12 乗算器 13, 15, 16, 35, 36 加算器 14, 17, 25, 27, 29, 30, 38, 39 レジスタ 18 除算器 21, 22 メモリ領域 23 書込みカウンタ 24 読取りカウンタ 26 パルス発生器 28 フリップ・フロップ 31, 33 AND ゲート 32, 34 28の出力 37 遅延回路 51, 52, 53, 54, 55, 56 レジスタ 57, 64, 65 スイッチ 58, 60, 62 乗算器 59, 61, 63 係数メモリ 66, 67 加算器

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 入力デジタル画像信号が当該入力デジタ
    ル画像信号にロックされないシステムクロックレートで
    表わされ、補正メモリ(1) とインタポレータ／デシメー
    タ(2) とを具える、前記入力デジタル画像信号を前記シ
    ステムクロックから導出された基準水平同期信号ラスタ
    に変換するためのデジタル回路配置において、 制御部(7) が備えられ、その制御部は入力デジタル画像
    信号の水平信号を基準水平同期信号と比較し、ディスク
    リミネータ(4) の助けで得られる偏倚信号(d)を受信す
    べく連結されるとともに、第１の補正変数(i) を印加す
    るため補正メモリ(1) に、第２の補正変数（αS ) を印
    加するためインタポレータ／デシメータ(2) に連結さ
    れ、前記第１の補正変数は前記補正メモリにより実行さ
    れるべきシステムクロック周期の積分乗算による入力デ
    ジタル画像信号の変換を指示し、前記第２の補正変数は
    前記インタポレータ／デシメータにより実行されるべき
    システムクロック周期の分数倍による変換を指示するこ
    とを特徴とするデジタル回路配置。
  2. 【請求項２】 請求項１記載の回路配置において、前記
    制御部(7) が積分要素に先立つ比例・積分要素を具える
    ことを特徴とするデジタル回路配置。
  3. 【請求項３】 請求項１または２記載の回路配置におい
    て、前記制御部(7)が補正変数の新しいそして有効な値
    を立上りまたは立下り端がマークする制御クロック信号
    （ＴA ) を発生する手段を含むことを特徴とするデジタ
    ル回路配置。
  4. 【請求項４】 請求項１から３いずれかに記載の回路配
    置において、前記制御部(7) が２つの補正変数（ｉ，α
    S ）を具える補正信号を供給する手段を含むことを特徴
    とするデジタル回路配置。
  5. 【請求項５】 請求項１から４いずれかに記載の回路配
    置において、前記補正メモリが入力デジタル画像信号の
    データを並列に受信し、第１の補正変数の新しい値ごと
    に変化させるため、クロック毎の連続変化に加うるに補
    正変数に依存して第１のおよび第２のメモリ領域を交互
    に読取るアドレスを受信すべく連結された第１(21)のお
    よび第２(22)のメモリ領域を有するとともに、その補正
    メモリが第１の補正変数に依存して読取りアドレスを変
    えてから予め定められた時間間隔後に、その読取りアド
    レスが直前にその補正変数に依存して変えられたメモリ
    領域を指示する切換え信号(D1D2)を発生する手段を有す
    ることを特徴とするデジタル回路配置。
  6. 【請求項６】 請求項５記載の回路配置において、前記
    インタポレータ／デシメータ(2) が各々複数ｎの連続的
    に配置されたレジスタを有する２つのレジスタチェーン
    (51,52,53;54,55,56) を具え、それらは補正メモリ(1)
    の第１のメモリ領域(21)の出力信号(D1)と第２のメモリ
    領域(22)の出力信号(D2)を受信すべく連結されるととも
    に、前記インタポレータ／デシメータ(2) がｎの乗算器
    (58,60,62)、ｎの係数メモリ(59,61,63)およびｎのスイ
    ッチ(57,64,65)を具え、２つのレジスタチェーンの各々
    の１つのレジスタは、切換え信号(D1D2)に依存して２つ
    の関連したレジスタの１つの出力データを２つのレジス
    タと関連した乗算器へ切換えるため、各スイッチ(57,6
    4,65)と関連づけられ、前記出力データが第２の補正変
    数に依存して関連した係数メモリからのフィルタ係数に
    より前記関連した乗算器で乗算されることを特徴とする
    デジタル回路配置。
  7. 【請求項７】 請求項５または６記載の回路配置におい
    て、読取りアドレスが第１の補正変数(i) に依存して直
    前に変えられた補正メモリ(1) のメモリ領域(21,22)
    を、切換え信号(D1D2)が指示する予め定められ得るおく
    れ時間間隔が、システムクロックの（ｎ＋２）周期であ
    ることを特徴とするデジタル回路配置。
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