JPH02162983A - 時間軸補正装置 - Google Patents
時間軸補正装置Info
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- JPH02162983A JPH02162983A JP63318956A JP31895688A JPH02162983A JP H02162983 A JPH02162983 A JP H02162983A JP 63318956 A JP63318956 A JP 63318956A JP 31895688 A JP31895688 A JP 31895688A JP H02162983 A JPH02162983 A JP H02162983A
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- memory
- phase
- time axis
- sampling
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ＶＴＲの再生信号などの時間軸変動をもつ
映像信号から時間軸変動を除くための時間軸補正装置に
関するものである。
映像信号から時間軸変動を除くための時間軸補正装置に
関するものである。
［従来の技術］
第６図は日本放送出版協会−ｒＶＴＲ技術」Ｐ、Ｉ＋８
に時間軸補正装置の構成例として示されたブロック図で
、同図において、Ｉｌｌ はＡ／Ｄ変換器、（２）はメ
モリ、（３）はＤ／Ａ変換器、（４）は書き込みクロッ
ク発生回路、（５）は読み出しクロック発生回路、 （
＋０１は映像信号の入力端子、（１：）は映像信号の出
力端子、（１２）は外部基準同期信号の入力端子である
。
に時間軸補正装置の構成例として示されたブロック図で
、同図において、Ｉｌｌ はＡ／Ｄ変換器、（２）はメ
モリ、（３）はＤ／Ａ変換器、（４）は書き込みクロッ
ク発生回路、（５）は読み出しクロック発生回路、 （
＋０１は映像信号の入力端子、（１：）は映像信号の出
力端子、（１２）は外部基準同期信号の入力端子である
。
つぎに、上記構成の動作について説明する。
時間軸変動をもった映像信号を端子（１０）から書き込
みクロック発生回路（４）に入力すると、その時間軸変
動に−・致した書き込みクロックを出力する。この書き
込みクロックによりＡ／Ｄ変換器（１）でサンプリング
し、ＰＣＭ化するとともに、そのサンプリング値をメモ
リ（２）に書き込む。
みクロック発生回路（４）に入力すると、その時間軸変
動に−・致した書き込みクロックを出力する。この書き
込みクロックによりＡ／Ｄ変換器（１）でサンプリング
し、ＰＣＭ化するとともに、そのサンプリング値をメモ
リ（２）に書き込む。
方、読み出しクロック発生回路（５）においては、端子
（１２）から人力される外部基準同期信号を基準にして
メモリ（２）からデータを読み出すためのクロックを作
成し、この読み出しクロックに同期してメモリ（２）か
らデータを読み出すとともにＤ／Ａ変換器（３）でアナ
ログ信号にもどす。以上の過程によって入力映像信号か
ら時間軸変動が除か、れ、外部基準信号に同期して時間
軸の安定化した出力映像信号が得られる。
（１２）から人力される外部基準同期信号を基準にして
メモリ（２）からデータを読み出すためのクロックを作
成し、この読み出しクロックに同期してメモリ（２）か
らデータを読み出すとともにＤ／Ａ変換器（３）でアナ
ログ信号にもどす。以上の過程によって入力映像信号か
ら時間軸変動が除か、れ、外部基準信号に同期して時間
軸の安定化した出力映像信号が得られる。
上記書き込みクロック発生手段には仲々の手段があり、
その−例である特開昭５８−１２４３８５号公報には、
入力映像信号に含まれるバースト信号を基準に時間軸変
動を検出し、その時間軸変動に対して高速に応答する手
段が開示されている。
その−例である特開昭５８−１２４３８５号公報には、
入力映像信号に含まれるバースト信号を基準に時間軸変
動を検出し、その時間軸変動に対して高速に応答する手
段が開示されている。
第７図は時間軸変動によるサンプリング点のずれを検出
する原理を説明するための波形図であり、バースト信号
をなす正弦波の周期をサンプリング周期の４倍とすれば
、バースト信号をサンプリングして、同図に示すように
、１周期あたり４点のサンプル点が得られる。各サンプ
ル点のレベルを（Ｘ１１．（Ｘ２１．（Ｘ３）ｉＸ４）
トすれば、ＸＩ ＩＩＢ＋Ａｓ
１ｎθＸ２−８＋八５ｉｎｆ ｏ＋９０°ｌ −Ｂ＋Ａ
ｃｏｓθＸ３− １３＋ 八ｓｉｎ （θ ４１８０
° ）−８−八ｓ ｉｎ θＸ４− Ｂ÷八へｉｎ （
θ◆２７０°］ ・Ｂ−Ａｃｏｓθとなる。ここで、バ
ースト信号の振幅を（Ａ）、直流レベルを（Ｂ）、サン
プル点レベル（×１）に対応するサンプリング点の位相
を （θ）とした。
する原理を説明するための波形図であり、バースト信号
をなす正弦波の周期をサンプリング周期の４倍とすれば
、バースト信号をサンプリングして、同図に示すように
、１周期あたり４点のサンプル点が得られる。各サンプ
ル点のレベルを（Ｘ１１．（Ｘ２１．（Ｘ３）ｉＸ４）
トすれば、ＸＩ ＩＩＢ＋Ａｓ
１ｎθＸ２−８＋八５ｉｎｆ ｏ＋９０°ｌ −Ｂ＋Ａ
ｃｏｓθＸ３− １３＋ 八ｓｉｎ （θ ４１８０
° ）−８−八ｓ ｉｎ θＸ４− Ｂ÷八へｉｎ （
θ◆２７０°］ ・Ｂ−Ａｃｏｓθとなる。ここで、バ
ースト信号の振幅を（Ａ）、直流レベルを（Ｂ）、サン
プル点レベル（×１）に対応するサンプリング点の位相
を （θ）とした。
したがって、
Ｘｌ−Ｘ３・２Ａｓｉｎθ
Ｘｌ−Ｘ４１１２Ａｃｏｓθ
となり、上記４点のサンプリング点のレベルから、サン
プリング点の位相 （θ）は次式によって算出できる。
プリング点の位相 （θ）は次式によって算出できる。
０、５ ａ、−１１＝亘
Ｘｌ−友
θ・０をサンプリング点の基準とすれば、サンプリング
点の位相 （θ）を算出することによってサンプリング
点の基牟位置からのずれがわかる。そこで、サンプリン
グ点の位相 （θ）に応じてサンプリングクロックの位
相を変えることにより、時間軸変動に対応し、た書き込
みクロックが得られる。
点の位相 （θ）を算出することによってサンプリング
点の基牟位置からのずれがわかる。そこで、サンプリン
グ点の位相 （θ）に応じてサンプリングクロックの位
相を変えることにより、時間軸変動に対応し、た書き込
みクロックが得られる。
第８図は、特開昭５８−１２４３８５号公報においてサ
ンプリングクロックの位相を変える方法の一例として示
されている位相変調手段のブロック図であり、同図にお
いて、（３４）〜（３６１，（３７１〜（３９）は遅延
素子で、遅延素子（３４）〜（３６）はサンプリングク
ロックの周期の１／４の遅延量を与え、遅延素子（３７
）〜（３９）はサンプリングクロックの周期のｌ／１６
の遅延量を与える。また、＋３１）、 ＋３２１ はデ
ータセレクタ、（３３）はバッファ増幅器である。 上
記構成の位相変調手段は、サンプリングクロックの周期
の１／４の遅延量にそれぞれ重み付けした３個の遅延素
子（３４）〜（３６）を直列に接続して各入出力端子が
データセレクタ（３１）の入力端子に接続されたものと
、サンプリングクロックの周期の１／１６の遅延量にそ
れぞれ重み付けした３個の遅延素子（３７）〜（３９）
とデータセレクタ（３２）を北記と同様に接続されたも
のとを縦続接続し、基準クロックをバッファ増幅器（３
３）を介して入力として与える。そして１．Ｅ述の方法
で求めたサンプリング点の位相 （θ）から決定される
クロック遅延量に対応したデータを微小時間軸誤差信号
としてデータセレクタ（３１）、 （３２）に与えるこ
とによってサンプリングクロックの位相が変調される。
ンプリングクロックの位相を変える方法の一例として示
されている位相変調手段のブロック図であり、同図にお
いて、（３４）〜（３６１，（３７１〜（３９）は遅延
素子で、遅延素子（３４）〜（３６）はサンプリングク
ロックの周期の１／４の遅延量を与え、遅延素子（３７
）〜（３９）はサンプリングクロックの周期のｌ／１６
の遅延量を与える。また、＋３１）、 ＋３２１ はデ
ータセレクタ、（３３）はバッファ増幅器である。 上
記構成の位相変調手段は、サンプリングクロックの周期
の１／４の遅延量にそれぞれ重み付けした３個の遅延素
子（３４）〜（３６）を直列に接続して各入出力端子が
データセレクタ（３１）の入力端子に接続されたものと
、サンプリングクロックの周期の１／１６の遅延量にそ
れぞれ重み付けした３個の遅延素子（３７）〜（３９）
とデータセレクタ（３２）を北記と同様に接続されたも
のとを縦続接続し、基準クロックをバッファ増幅器（３
３）を介して入力として与える。そして１．Ｅ述の方法
で求めたサンプリング点の位相 （θ）から決定される
クロック遅延量に対応したデータを微小時間軸誤差信号
としてデータセレクタ（３１）、 （３２）に与えるこ
とによってサンプリングクロックの位相が変調される。
［発明が解決しようとする課題］
以上のように構成された従来の時間軸補正装置において
は、人力映像信号の時間軸変動に応じて高速に応答する
サンプリングクロックの位相変調手段とし゛Ｃ１第８図
に示す構成のものが使用されていたが、このような従来
のサンプリングクロック位相変調手段を用いる場合は、
データセレクタ＋３１）、 ＋３２１ と遅延素子（
３７）〜（３９）による遅延時間を正確に一致させなけ
ればならず、調整が困難で実用的でないという問題点が
あった。
は、人力映像信号の時間軸変動に応じて高速に応答する
サンプリングクロックの位相変調手段とし゛Ｃ１第８図
に示す構成のものが使用されていたが、このような従来
のサンプリングクロック位相変調手段を用いる場合は、
データセレクタ＋３１）、 ＋３２１ と遅延素子（
３７）〜（３９）による遅延時間を正確に一致させなけ
ればならず、調整が困難で実用的でないという問題点が
あった。
この発明は上記のような問題点を解決するためになされ
たもので、サンプリングクロックの位相を変えるための
クロック位相変調手段の調整を不要にできる時間軸補正
装置を提供することを目的とする。
たもので、サンプリングクロックの位相を変えるための
クロック位相変調手段の調整を不要にできる時間軸補正
装置を提供することを目的とする。
［課題を解決するための手段］
この発明にかかる時間軸補正装置は、入力映像信号に含
まれるバースト信号をサンプリングし。
まれるバースト信号をサンプリングし。
そのサンプリング値から算出したサンプリングクロック
の位相に応じてサンプリングクロックの位相を変えるク
ロック位相変調手段を、サンプリングクロックの整数倍
の周波数をもつ多相のクロックを分周する多相クロック
発生手段と、その多相クロックのうちの一つを選択する
サンプリングクロック選択手段とから構成したことを特
徴とする。
の位相に応じてサンプリングクロックの位相を変えるク
ロック位相変調手段を、サンプリングクロックの整数倍
の周波数をもつ多相のクロックを分周する多相クロック
発生手段と、その多相クロックのうちの一つを選択する
サンプリングクロック選択手段とから構成したことを特
徴とする。
［作用］
この発明によれば、サンプリングクロックがその整数倍
の周波数をもつ多相クロックに分周され、この多相クロ
ックのうちの一つを要求される位相変ｇ ｌに応じて選
択することによって、サンプリングクロックの位相変調
を所定どおりにおこなえるので、遅延量の調整などが不
要となる。
の周波数をもつ多相クロックに分周され、この多相クロ
ックのうちの一つを要求される位相変ｇ ｌに応じて選
択することによって、サンプリングクロックの位相変調
を所定どおりにおこなえるので、遅延量の調整などが不
要となる。
［発明の実施例］
以下、この発明の一実施例を図面にもとづいて説明する
、 第１図はこの発明の一実施例による時間軸補正装置にお
けるサンプリングクロック位相変調回路のブロック図で
、同図において、（２５）は４相クロツク発生回路、（
ｚ６）はセレクト信号に応じて４相クロツクのうちの１
つを選択するための第１のセレクト回路、（２７）は遅
延線、 ＋２８１は上記第１のセレクト回路（２６）
の出力と遅延線（２７）の出力とをセレクト信号に応じ
て選択するための第２のセレクト回路である。
、 第１図はこの発明の一実施例による時間軸補正装置にお
けるサンプリングクロック位相変調回路のブロック図で
、同図において、（２５）は４相クロツク発生回路、（
ｚ６）はセレクト信号に応じて４相クロツクのうちの１
つを選択するための第１のセレクト回路、（２７）は遅
延線、 ＋２８１は上記第１のセレクト回路（２６）
の出力と遅延線（２７）の出力とをセレクト信号に応じ
て選択するための第２のセレクト回路である。
第２図は上記サンプリングクロック位相変調手段を含む
この発明の−・実施例による時間軸補正装置の構成を示
すブロック図である。同図において（１）はＡ／Ｄ変換
器で、端子（ｌＯ）から人力される映像信号をディジタ
ルデータに変換する。（２）はディジタルメモリで、上
記Ａ／Ｄ変換器（１）から出力されるディジタルデータ
を蓄積する。（３）はＤ／Ａ変換器で、上記ディジタル
メモリ（２）の出力をアナログ信号に変換する。（６）
は上記入力映像信号から水平同期信号を分離するための
同期分離回路、（７）は書き込み制御回路で、ディジタ
ルメモリ（２）へのデータ書き込みを制御する。（８）
は読み出し制御回路で、ディジタルメモリ（２）からの
読み出しを制御する。
この発明の−・実施例による時間軸補正装置の構成を示
すブロック図である。同図において（１）はＡ／Ｄ変換
器で、端子（ｌＯ）から人力される映像信号をディジタ
ルデータに変換する。（２）はディジタルメモリで、上
記Ａ／Ｄ変換器（１）から出力されるディジタルデータ
を蓄積する。（３）はＤ／Ａ変換器で、上記ディジタル
メモリ（２）の出力をアナログ信号に変換する。（６）
は上記入力映像信号から水平同期信号を分離するための
同期分離回路、（７）は書き込み制御回路で、ディジタ
ルメモリ（２）へのデータ書き込みを制御する。（８）
は読み出し制御回路で、ディジタルメモリ（２）からの
読み出しを制御する。
（２１）はバーストサンプル回路で、バースト信号部分
のデータをサンプリングする。 （２２１は演算回路で
、ト記バーストサンプル回路（２１）の出力であるバー
ストサンプル値から位相を算出して位相変調喧を決定し
、セレクト信号を位相変調回路（２３）に送る。 ＋２
３１は位相変調回路で、サンプリングクロックの位相を
入力映像信号の時間軸誤差に応じて変える。（２４）は
基準クロック発生回路で、サンプリングおよびメモリ書
き込み、読み出しの基準となるクロックを発生する。
のデータをサンプリングする。 （２２１は演算回路で
、ト記バーストサンプル回路（２１）の出力であるバー
ストサンプル値から位相を算出して位相変調喧を決定し
、セレクト信号を位相変調回路（２３）に送る。 ＋２
３１は位相変調回路で、サンプリングクロックの位相を
入力映像信号の時間軸誤差に応じて変える。（２４）は
基準クロック発生回路で、サンプリングおよびメモリ書
き込み、読み出しの基準となるクロックを発生する。
なお、第１図で示したサンプリングクロック位相変調手
段が第２図における位相変調回路（２３）に相当してい
る。
段が第２図における位相変調回路（２３）に相当してい
る。
つぎに、上記構成の動作について説明する。
ここで、入力映像信号（ＶＳＩとしては、第３図に例と
して示すように、水平同期信号＋Ｈ３Ｉ間の一水平走査
期間毎にバスト信号（ＢＳＩが挿入されているものとす
る。
して示すように、水平同期信号＋Ｈ３Ｉ間の一水平走査
期間毎にバスト信号（ＢＳＩが挿入されているものとす
る。
入力映像信号（ＶＳ）はＡ／Ｄ変換器（１）に人力され
てディジタルデータに変換されるとともに、同期分離回
路（６）に入力される。この同期分離回路（６）では人
力映像信号（ＶＳＩから水平同期信号＋Ｉｔｓ）を分離
し、書き込み制御回路（７） に送るとともに、バース
トサンプリングの位置決めおよびバーストサンプリング
開始制御用のパルスをバーストサンプル回路（２１）に
送る。このパルスを受けたバーストサンプル回路（２１
）では、バースト信号の連続する４サンプル、すなわち
第７図におけるＴＸＩｌ、 （Ｘ２）、 （Ｘ３）、
ＴＭ０１を保持する。ついで、バーストサンプリング値
は演算回路（２２）に送られ、既述の方法でサンプリン
グ点の位相 （θ）を算出し、時間軸変動を受けること
によって生じたサンプリング点のずれ量を求める。この
演算回路（２２）では、さらに上記サンプリング点のず
れ屋に応じた位相変調を実現するために、第１図のよう
な構成を有する位相変調回路（２３）に送るセレクト信
号を作成する。
てディジタルデータに変換されるとともに、同期分離回
路（６）に入力される。この同期分離回路（６）では人
力映像信号（ＶＳＩから水平同期信号＋Ｉｔｓ）を分離
し、書き込み制御回路（７） に送るとともに、バース
トサンプリングの位置決めおよびバーストサンプリング
開始制御用のパルスをバーストサンプル回路（２１）に
送る。このパルスを受けたバーストサンプル回路（２１
）では、バースト信号の連続する４サンプル、すなわち
第７図におけるＴＸＩｌ、 （Ｘ２）、 （Ｘ３）、
ＴＭ０１を保持する。ついで、バーストサンプリング値
は演算回路（２２）に送られ、既述の方法でサンプリン
グ点の位相 （θ）を算出し、時間軸変動を受けること
によって生じたサンプリング点のずれ量を求める。この
演算回路（２２）では、さらに上記サンプリング点のず
れ屋に応じた位相変調を実現するために、第１図のよう
な構成を有する位相変調回路（２３）に送るセレクト信
号を作成する。
位相変調回路（２３）において、４相クロツク発生回路
（２５）には位相変調クロック、すなわち第４図（ａｌ
に示すように、サンプリングクロックの４倍の周波数
をもつクロックが基準クロック発生回路（ｚ４）から供
給される。この４相クロツク発生回路（２５）では、ヒ
紀の人力タロツク（ａ）を４分周して第４図のｆｂ＋＋
、 ｔｂｚｌ、 （ｂ３）、 （ｂ４ｔに示すような４
相のクロックを発生する。詳述すると、この４相クロツ
ク発生回路（２５）は第５図に示すように、４分周回路
（３０）とシフトレジスタ（ＩＩ）とから構成されてい
る。そして、Ｌ記入カクロツク（ａｔ を４分周回路（
３０）で４分周したのち、シフトレジスタ（１１）のデ
ータ入力端子に人力する。このシフトレジスタ（１１）
のクロック入力端子には分周されないもとのクロックを
入力しているので、シフトレジスタ（１１）の出力に位
相が９０°づつ異なるクロック、すなわち第４図の（ｂ
ｌ）〜（ｂ４）で示す４相のクロックが得られる。
（２５）には位相変調クロック、すなわち第４図（ａｌ
に示すように、サンプリングクロックの４倍の周波数
をもつクロックが基準クロック発生回路（ｚ４）から供
給される。この４相クロツク発生回路（２５）では、ヒ
紀の人力タロツク（ａ）を４分周して第４図のｆｂ＋＋
、 ｔｂｚｌ、 （ｂ３）、 （ｂ４ｔに示すような４
相のクロックを発生する。詳述すると、この４相クロツ
ク発生回路（２５）は第５図に示すように、４分周回路
（３０）とシフトレジスタ（ＩＩ）とから構成されてい
る。そして、Ｌ記入カクロツク（ａｔ を４分周回路（
３０）で４分周したのち、シフトレジスタ（１１）のデ
ータ入力端子に人力する。このシフトレジスタ（１１）
のクロック入力端子には分周されないもとのクロックを
入力しているので、シフトレジスタ（１１）の出力に位
相が９０°づつ異なるクロック、すなわち第４図の（ｂ
ｌ）〜（ｂ４）で示す４相のクロックが得られる。
ついで、Ｊ：、紀４相クロック発生回路（２５）の出力
は第１のセレクト回路（２６）に入力され、この第１の
セレクト回路（２６）において、演算回路（２２）から
出力されるセレクト信号に応じて上記４相クロック（ｂ
ｌｌ〜（ｂ４）のうちの一つを選択して出力する。
は第１のセレクト回路（２６）に入力され、この第１の
セレクト回路（２６）において、演算回路（２２）から
出力されるセレクト信号に応じて上記４相クロック（ｂ
ｌｌ〜（ｂ４）のうちの一つを選択して出力する。
この第１のセレクト回路（２６）の出力の一方は第２の
セレクト回路（２Ｂ）に直接加えられ、もう一方は遅延
線（２７）を介して第２のセレクト回路（２８）に印加
される。ここで、上記遅延線（２７）の遅延量は出力ク
ロック周期のｌ／８に設定されており、第２のセレクト
回路（２８）を演算回路（２２）から出力されるセレク
ト信号により切喚えることによって位相を４５゛変移さ
せる。
セレクト回路（２Ｂ）に直接加えられ、もう一方は遅延
線（２７）を介して第２のセレクト回路（２８）に印加
される。ここで、上記遅延線（２７）の遅延量は出力ク
ロック周期のｌ／８に設定されており、第２のセレクト
回路（２８）を演算回路（２２）から出力されるセレク
ト信号により切喚えることによって位相を４５゛変移さ
せる。
このように、第１のセレクト回路（２６）および第２の
セレクト回路（２８）のセレクト信号によってサンプリ
ングクロックの位相変調を実現する。芙際の時間軸補正
動作では前ラインのサンプリング、メモリ書き込みが終
了した時点でバーストサンプリングのための基糸位相ク
ロックにもどす。たとえば、第４図の（ｂｌ）〜（ｂ４
）の４相クロツクのうちの（ｂｌ）を選択し、第２のセ
レクト回路（２８）において第１のセレクト回路（２６
）から直接供給されているクロックを選択した状態を基
準とする。この基準状態のクロックでバースト波形をサ
ンプリングし、既述の手順でサンプリングクロックの位
相が本来のサンプリング位相に対してθ＝１３５”遅れ
ていると算出された場合、第１のセレクト回路（２６）
でクロック（ｂ２）を、また第２のセレクト回路（２８
）で遅延線（２７）の出力をそれぞれ選択するように、
−ヒＪｃ！演算回路（２２）からセレクト信号を出力す
る。これにより、サンプリングクロックの位相が１３５
°だけ基準に対し遅れることになるから、サンプリング
は所定の位置でおこなわれる。
セレクト回路（２８）のセレクト信号によってサンプリ
ングクロックの位相変調を実現する。芙際の時間軸補正
動作では前ラインのサンプリング、メモリ書き込みが終
了した時点でバーストサンプリングのための基糸位相ク
ロックにもどす。たとえば、第４図の（ｂｌ）〜（ｂ４
）の４相クロツクのうちの（ｂｌ）を選択し、第２のセ
レクト回路（２８）において第１のセレクト回路（２６
）から直接供給されているクロックを選択した状態を基
準とする。この基準状態のクロックでバースト波形をサ
ンプリングし、既述の手順でサンプリングクロックの位
相が本来のサンプリング位相に対してθ＝１３５”遅れ
ていると算出された場合、第１のセレクト回路（２６）
でクロック（ｂ２）を、また第２のセレクト回路（２８
）で遅延線（２７）の出力をそれぞれ選択するように、
−ヒＪｃ！演算回路（２２）からセレクト信号を出力す
る。これにより、サンプリングクロックの位相が１３５
°だけ基準に対し遅れることになるから、サンプリング
は所定の位置でおこなわれる。
以上の動作により、サンプリングクロック周期以下の時
間軸変動成分を除去することができる。
間軸変動成分を除去することができる。
したがって、水平同期信号ｆＨｓ）より一定の間隔だけ
離れた位置から映像信号データのメモリ（２）への書き
込みを開始し、これを一定周期で基準読み出しクロック
にしたがって読み出すことで、時間軸の変動が除かれた
信号となる。
離れた位置から映像信号データのメモリ（２）への書き
込みを開始し、これを一定周期で基準読み出しクロック
にしたがって読み出すことで、時間軸の変動が除かれた
信号となる。
第２図においては、書き込み制御回路（７）によって水
平同期信号＋８３１を基僧にメモリ書き込みアドレスを
設定し、メモリ（２）への書き込みをおこなう、ここで
、Ａ／Ｄ変換およびメモリ書き込み制御は、位相変調回
路（２３）の出力クロックを基準におこなわれる。一方
、読み出し制御回路（８）においては一定の位相を有す
るクロックを用いてメモリ読み出しアドレスおよびメモ
リ読み出し制御信号を作成し、かつクロックを分周して
基準の水平同期イス号の周期ごとにメモリ読み出しアド
レスを設定することにより、メモリ（２）から１ライン
毎のデータの読み出しをおこなうので、メモリ（２）か
ら時間軸補正された映像信号データが得られる。よって
、メモリ（２）の出力をＤ／Ａ変換することによｎ時間
軸補正された映像信号を得る。
平同期信号＋８３１を基僧にメモリ書き込みアドレスを
設定し、メモリ（２）への書き込みをおこなう、ここで
、Ａ／Ｄ変換およびメモリ書き込み制御は、位相変調回
路（２３）の出力クロックを基準におこなわれる。一方
、読み出し制御回路（８）においては一定の位相を有す
るクロックを用いてメモリ読み出しアドレスおよびメモ
リ読み出し制御信号を作成し、かつクロックを分周して
基準の水平同期イス号の周期ごとにメモリ読み出しアド
レスを設定することにより、メモリ（２）から１ライン
毎のデータの読み出しをおこなうので、メモリ（２）か
ら時間軸補正された映像信号データが得られる。よって
、メモリ（２）の出力をＤ／Ａ変換することによｎ時間
軸補正された映像信号を得る。
なお、上記実施例においては１位相変調回路（２３）に
おいて、サンプリングクロックの４倍の周波数をもつク
ロックを人力として４相のクロックを用いることとした
が、サンプリングクロックの整数倍の周波数のクロック
を入力として、その整数相のクロックを作成すれば、精
度を向上することができる７ また、第１のセレクト回路（２Ｂ）の出力の後段に、遅
延型が遅延線（２７）の半分の遅延線と、別のセレクト
回路とを追加することにより、補正の時間分解能を向上
させることができる。このような遅延線とセレクト回路
のベアをさらに多段につけ加えれば、その段数に比例し
て時間分解能を向上させることが可能である。
おいて、サンプリングクロックの４倍の周波数をもつク
ロックを人力として４相のクロックを用いることとした
が、サンプリングクロックの整数倍の周波数のクロック
を入力として、その整数相のクロックを作成すれば、精
度を向上することができる７ また、第１のセレクト回路（２Ｂ）の出力の後段に、遅
延型が遅延線（２７）の半分の遅延線と、別のセレクト
回路とを追加することにより、補正の時間分解能を向上
させることができる。このような遅延線とセレクト回路
のベアをさらに多段につけ加えれば、その段数に比例し
て時間分解能を向上させることが可能である。
さらに、上記実施例において、同期分離回路＋６１ は
アナログ信号を入力としているが、Ａ／Ｄ変換されたデ
ータを人力とするディジタル回路で構成しても、上記実
施例と同様な効果を奏する。
アナログ信号を入力としているが、Ａ／Ｄ変換されたデ
ータを人力とするディジタル回路で構成しても、上記実
施例と同様な効果を奏する。
［発明の効果１
以上のように、この発明によれば、サンプリングクロッ
クの周波数の整数倍のクロックを分周して多相のクロッ
クを作成し、そのうちの１つを選択することにより、サ
ンプリングクロックの位相変調を実現することができる
から、遅延線の遅延量の調整などを大幅に簡略化できる
。
クの周波数の整数倍のクロックを分周して多相のクロッ
クを作成し、そのうちの１つを選択することにより、サ
ンプリングクロックの位相変調を実現することができる
から、遅延線の遅延量の調整などを大幅に簡略化できる
。
第１図はこの発明の一実施例による時間軸補正装置にお
けるサンプリングクロック位相変調手段のブロック図、
第２図はこの発明の一実施例による時間軸補正装置の構
成を示すブロック図、第３図は入力映像信号の−・例を
示す波形図、第４図は入力クロックおよび４相クロツク
を示す波形図、第５菌は位相変調回路における４相クロ
ツク発生回路の構成例を示すブロック図、第６図は従来
の時間軸補正装置の構成を示すブロック図、第７図はサ
ンプリングクロックの位相の算出方法を示すための信号
波形図、第８図は従来のクロック位相変調手段の構成を
示すブロック図である。 ＋２５１ ・４相クロツク発生回路、＋２５）・・・第
１のセレクト回路、 （２７１・・・遅延線、（２８
１・・・第２のセレクト回路。 なお、図中の同一符号は同一または相当部分を示す。
けるサンプリングクロック位相変調手段のブロック図、
第２図はこの発明の一実施例による時間軸補正装置の構
成を示すブロック図、第３図は入力映像信号の−・例を
示す波形図、第４図は入力クロックおよび４相クロツク
を示す波形図、第５菌は位相変調回路における４相クロ
ツク発生回路の構成例を示すブロック図、第６図は従来
の時間軸補正装置の構成を示すブロック図、第７図はサ
ンプリングクロックの位相の算出方法を示すための信号
波形図、第８図は従来のクロック位相変調手段の構成を
示すブロック図である。 ＋２５１ ・４相クロツク発生回路、＋２５）・・・第
１のセレクト回路、 （２７１・・・遅延線、（２８
１・・・第２のセレクト回路。 なお、図中の同一符号は同一または相当部分を示す。
Claims (1)
- （１）入力映像信号の時間軸変動に対して応答するサン
プリングクロック位相変調手段を備えた時間軸補正装置
において、上記サンプリングクロック位相変調手段を、
サンプリングクロックの周波数の整数倍のクロックを分
周してサンプリングクロックの周波数と等しい周波数の
多相クロックを作成する多相クロック発生手段と、それ
ら多相クロックのうちの一つを選択するクロック選択手
段とから構成したことを特徴とする時間軸補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318956A JPH02162983A (ja) | 1988-12-16 | 1988-12-16 | 時間軸補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318956A JPH02162983A (ja) | 1988-12-16 | 1988-12-16 | 時間軸補正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02162983A true JPH02162983A (ja) | 1990-06-22 |
Family
ID=18104866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63318956A Pending JPH02162983A (ja) | 1988-12-16 | 1988-12-16 | 時間軸補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02162983A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05161161A (ja) * | 1991-12-05 | 1993-06-25 | Sharp Corp | 時間軸補正装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6215998A (ja) * | 1985-07-12 | 1987-01-24 | Matsushita Electric Ind Co Ltd | 位相同期クロツク信号発生装置 |
-
1988
- 1988-12-16 JP JP63318956A patent/JPH02162983A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6215998A (ja) * | 1985-07-12 | 1987-01-24 | Matsushita Electric Ind Co Ltd | 位相同期クロツク信号発生装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05161161A (ja) * | 1991-12-05 | 1993-06-25 | Sharp Corp | 時間軸補正装置 |
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