JPH05500724A - 障害許容データ記憶システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 障害許容データ記憶システム ［技術の分野１ 本発明は一部が故障していることもあるメモリロケーションアレイからなるメモ リを各々含む集積回路または半導体チップアレイより構成されたデータ記憶シス テムに関するものである。

［背　景　技　術］ メモリチップには、少数の障害（欠陥）がともない、これらは製造時に形成され るものもあれば、製造後に発生するものもある。

これまでに、そのような障害チップの存在を許容し得るシステムが発明されてい る。

現在用いられている最も一般的な障害許容ｆＦａｕｌｔ　Ｔｏ−１ｅｒａｎｃｅ ｌの形態は、各メモリチップにスペアビット行列を組みこむというものである。

これは、製造後、障害のある行または列はチップ試験によって検出され、障害素 子をスペアによって置き換えるプログラムが実行される。

このプログラミングは、たとえば、レーザ切断または電気的ヒユーズブロー法を 用いる永久方式である。

これは技術的成功をおさめ、現在全てのメモリメーカによって用いられている。

これに関しては、「リダンダンシー二８０年代の回路のための新デバイス技術Ｊ 　（Ｒ，Ｊ、　Ｓｍ１ｔｈ、国際電子デバイス学会、１９８２年１２月）に書評 をみる。

しかし、いわゆるリダンダンシーのアプローチには、いくつかの制約があり、特 に、メモリ製品の製造ライフサイクルの初めの部分における制約に悩まされる。

メーカは、適切なスペア行列数を見い出すために、各特定の製造プロセスに基づ いて障害素子の数と種類を予測しなければならない。

このメーカのスペアに関する選択は、チップの蘭積および性能からくる制約に拘 束される。

さらに、プログラミング技術によって素子交換の効率が制限される場合もある。

また、プログラミングが永久方式であるため、ある期間使用してから発生する障 害に対する準えは全（講じれていない。

これに代わるアプローチとしては、ＧＢ　２１８４２６８に記載されたものがあ る。

これによれば、欠陥のあるチップを工場で修理することによって完全な記憶デバ イスを製造しようとするりダンダンシーでなく、欠陥のあるデバイスを良品とし て救済し、これらデバイスの優良ビットだけを用いるという提案がなされている 。

この技術には、つぎに述べる一つの大きな欠点がみられる。

すなわち、データ伝送時に、大きな空白のギャップが周期的に現れる傾向がある 。

ローカルコンピュータの場合は、これらのギャップを検出かつ確認して、入力ま たは出力を中断することもできるが、より遠隔のシステムの場合は、停止と始動 とが困難であろうと思われる。

また、これらのギャップは、データ伝送速度を大きく低下させる。

さらに、ギャップによって記憶容量が減少するという欠点がある。

［発明の開示］ 本発明によるときは、集積回路のアレイにより構成されていること、各集積回路 が一部に障害のある可能性のあるメモリロケーションアレイからなるメモリをそ れぞれ含んでいること、並列データラインを介してデータを書こむかまたは読こ むために行中の複数の集積回路を同時にアドレス指定する手段と、障害ロケーシ ョンを確認するとともに、障害集積回路用のデータラインをスペア集積回路中の 正常なロケーションへ接続するための手段とを具備していること、これら集積回 路のロジカルアドレスをフィジカルアドレスの場合とは異なるように相互にスキ ューさせることを特徴とする障害許容データ記憶システムが提供される。

典型的なメモリチップは、縦軸沿いのｍ行と、横軸沿いのｎ列の二次元記憶アレ イよりなる。

典型的な製造欠陥は、１本以上の列および／または行に影響を及ぼす。

後述する本発明の実施例においては、列（あるいは個々のビット障害のクラスタ ）は、障害列から正常列（スペア）へ高速式に切り換えることにより回復される 。

このいわゆる「ダイナミックスベアリング」は、最近のメモリ素子が多数の列（ 一般に５１２列より大きい）をもつので効果的である。

スペア列は、記憶アレイの各行に余分のチップを追加することにより形成される 。

データ転送中、最も頻繁にアドレスされるのは列位置でるから、ダイナミック列 スペアリング（ＤＣＳ）は、自立性をもって高速で動作しなければならない。

行は適宜のデータブロックをあられすので、障害のある行は何らかの転送が起こ る前にスペアされ、その転送期間中に使用される。

行回復はＤＣＳと同様であり、かつ、プリエンブチイブ行スペアリング（ＰＲＳ ）として知られている。

ＰＲＳは、スペアチップ行を用いてアレイ中の障害のあるチップ行を置換するが 、このスペアリングはデータ転送の開始前に行われ、選択されたスペアは、デー タ転送が終わるまで使用状態に保たれる。

現実的範囲内の障害母集団、メモリの種類、および、アレイ規模に関して、ＤＣ ＳおよびＰＲＳの回復性能の評価が行われ、ＤＣＳとＰＲＳとの組み合わせによ り、記憶性能の１００％の回復が達成されるということが実証されている。

ここで、１００％とは、スペアを除いたチップアレイの最大記憶容量（障害を無 視した容量）をあらゎす。

本発明は、スペアチップまで含めてアレイ中の全てのチップに欠陥がある場合で も、１００％の記憶性能回復を達成することができる。

しかし、スペアリング技術は、各障害記憶ロケーションがスペアチップ中のｎ個 またはｍ個の記憶ロケーションの中の一つにマツプされるので、固有のロジカル 記憶ロケーションを占有する障害についてしか機能することができない。

本発明の主たる特徴は、データ転送中の正常なアドレスシーケンスがスキューさ れて、コインシデンスとなるフィジカルロケーションが時間的に異なるロジカル 記憶ロケーションへ移動されることにより、異なるチップの同じフィジカルロケ ーションにある障害を処理することである。

かかる本発明においては、障害列、行ロケーション、および、スキュー値の工場 でプログラムされたマツプを使用する。

製造後の実際の使用時に障害が発生した場合も、障害マツプおよびスキュー値を 再プログラムすることができるので、実用時の障害についても障害記憶性能が確 保される。

また、本発明によるときは、集積回路を試験して障害メモリロケーションを検出 するステップと、それらの障害メモリロケーションの印字記録を作成するステッ プとからなり、その印字記録が集積回路とともに実装され、光学式読取装置によ り可読である集積メモリ回路試験方法が提供される。

光学機械読みとり可能な記録は、直接チップ上に印字することもできれば、チッ プに貼り付けることが可能なラベルに印字してもよく、あるいは、他の方法でチ ップとともに実装することができる。

このようにして、チップには、チップアレイを組み立てる際に必要となる障害の 記録が、チップメーカの段階から添付される。

［図面の簡単な説明］ 本発明の各実施形態は例にすぎない手段で示されており、これを各図面にしたが い説明すると、図面中、図１は本発明に係る原理の説明のため、記憶システムに おいて一行に並べられたチップを示し、図２は本発明において使用されるロジカ ルアドレススキューイングに係る原理の説明のため、記憶システムにおいて二行 に並べられたチップを示し、図３は我々の国際出願ＰＣＴ／ＧＢＯ１００５３９ によるモジュールアレイを示し、 図４はＸＲＡＭを形成すべくモディファイされた図３のモジュールの一つを示し 、 図５はＸＲＡＭ選択、コマンドデコード、および、実行の動作を示すフロー図で あり、 図６はＸＲＡＭ５アレイの相互接続可能な一つの接続構成を示し、 図７は正常なＸＲＡＭ５アレイを組みこんだ記憶システム示し、 図８はダイナミック列スペアリングの原理を詳細に説明するための図であり、 図９は図８の出力マルチプレクサを示し、図１０はプリエンブチイブ行スペアリ ングの原理を詳細に説明するための図であり、 図１１は行および列障害とスキュー値を記述したマツプについて可能なパック体 系を示し、 図１２は本発明に係るデータ記憶システムの第一実施例のブロック図であり、 図１３はＲＡＭを有する典型的なデータ記憶システムを示し、 図１４は本発明に係るデータ記憶システムの第二実施例を示し、 図１５は図１４のシステムにおけるアレイ列ドライバを示し、 図１６は図１４のシステムにおける出力マルチプレクサを示し、 図１７はプリエンブチイブ行スペアリングマツプ用ののフォーマットを示し、 図１８はダイナミック列スペアリングマツプのためのフォーマットを示す。

［発明を実施するための最良の形態］ データ記憶システムは、複数の列と複数の行とからなるメモリチップアレイで構 成される。

図１は、そのような−行のチップＣＯ〜ＣＮとその行のためのスペアチップＣ８ とを示している。

各チップは、複数の列と複数の行とで構成された記憶ロケーションアレイからな る。

全てのチップ（スペアを含む）について、アレイの行とチップの行が選択される と、ラインＤＮ−ＤＯに入った並列データは、各メインチップにそれぞれ同時に 供給される。

最初のデータワードは、全てのメインチップの行０、列○に同時に書きこまれ、 ２番目のデータワードは、全てのメインチップの行０、列１に同時に書きこまれ 、以後のデータフードも順次同様に書きこまれる。

このように、いったん、アレイの行とチップ行が選択されると、各チップの幅方 向に列アドレスが増分され、その後、つぎのチップ行が選択されて、同様のプロ セスが繰り返される。

チップはすべて障害をもっている可能性がある。

それらの障害は、列中の多数の障害メモリロケーションからなり（この場合、チ ップは障害列をもつものとみなすことができる）、または、行（ホ）の多数の障 害メモリロケーションからなり（この場合、チップは障害行をもつものとみなす ことができる）、さらには、一つの障害メモリロケーションだけからなる（この 場合、チップは障害列か障害行のいずれかをもつものとみなすことができる）。

図１は各チップにおける１本の障害列を示し、たとえば、チップＯは一本の障害 列Ｏを有している。

マツプＭＡＰは、どのチップがある瞬間にアドレスされている列中に障害列を有 するかを示すデータを蓄積する。

たとえば、同時に全てのチップの列Ｏがアドレスされているとき、マツプＭＡＰ は、チップＯがこのアドレスに障害列をもつことを示す。

マツプＭＡＰは、Ｎｉ１マルチプレクサＭＵＸ　（全てのデータラインが接続さ れている）を制御して、アレイ行端末に設けられたスペアチップＣ８のアドレス された列ＯにデータラインＯを接続する。

ラインＯ上のデータビットは、そのときにアドレスされているスペアチップの列 に、このようにしてコピーされる。

しかしながら、図１の構成は、二つ以上のチップが同じ列に障害をもつ場合、（ たとえば、二つのチップが障害列０をもつ場合）、列コインシデンスには対処す ることができない。

したがって、行内のチップ中の列のロジカルアドレスは、このようなコインシデ ンスが全く起こらないような方法で相互にスキューされる。

この方法の原理を図２に示す。

上側の行において、全てのメインチップは障害列Ｏをもち、かつ、スペアチップ も列０に障害がある。

ロジカルアドレスがフィジカルアドレスと符合するとき、このような障害列のコ インシデンスは有効動作を妨げる結果ともなる。

これに対して、下側の行に示すように、異なるチップのロジカルアドレスは、全 てのロジカルアドレスに対して、二つのチップが同じフィジカル列ロケーション に障害列をもつことの絶対ないように、相互にスキューされる。

たとえば、ロジカルアドレス０では最初のチップに障害列のある（フィジカルロ ケーションＯ）が他のチップになく；ロジカルアドレス２は、チップ２のみに障 害列があり；ロジカルアドレス３は、どのチップにも障害列がな（、他のロジカ ルアドレスについても同様である。

障害行は、同様の方法で処理することができるが、行スペアリングは、高速方式 よりむしろデータ転送の前に行なわれることが望ましい。

列スペアリングおよび行スペアリングについては、以下に詳細に説明する。

本発明に関するデータ記憶システムの第一実施例が図１２に示されており、これ は、我々の国際特許出願ＰＣＴ／ＧＢ９０１００５３９に開示した制御システム に基づくものである。

はじめに、この制御システムについて説明する。

ＰＣＴ／ＧＢ９０１００５３９の出願は、交点ネットワークのごときアレイ中の モジュールに制御信号を接続する制御システムを開示している。

図３は、このようなアレイが制御ラインＲ１１（水平）および制御ラインＣｌ２ （垂直）に接続された状態を示している。

データバスコネクションＤ１１３およびＤＯ１４は、制御ネットワークとは別に なっている。

本発明においては、モジュールはＲおよびＣプロトコルをサポートするための回 路を組み込んだＲＡＭよりなり、ＸＲＡＭと呼ばれる。

このアレイは、特定ＸＲＡＭのＲ信号およびＣ信号が共に指定されるまで、イナ クティブになっている。

いったん、これが指定がされると、その位置のＸＲＡＭがアクティブ（活動状態 ）となり、ＲとＣの両方が共に否定されない限り、そのＸＲＡＭロケーションは 、Ｃラインを用いてシリアルコマンドデータを転送し、Ｒラインを同期クロック として用いてコマンドを受信し、デコードし、実行することができる。

このＸＲＡＭは、ＤＲＡＭおよびその他の追加の回路よりなり、好ましくは、ビ ン接続を適宜行うことによってＸＲＡＭあるいは通常のＤＲＡＭのどちらにでも 使用し得る構成のデバイスとすることが望ましい。

この第一実施例においては、デバイスはＸＲＡＭとして用いられる。

本発明によれば、制御システムを用いてアレイの中の個々のＸＲＡＭ中にアドレ ス情報がプログラムされる。

はとんどの場合、アレイの全てのＣラインに共に一本のＣライン（特定ＸＲＡＭ の行用）が指定される。

いずれのＣライン上にあられれるシリアルデータも、他のどのＣライン上のデー タと同じである必要はない。

典型的なＸＲＡＭが、図４にブロック図で示されている。

デコーダ回路ＸＤＥＣｌ　８１は、アレイに中のＣライン１８２とＣライン１８ ０との交点に接続されている。

ＸＤＥＣはＲおよびＣが共に指定されているか（チップが選択されたか）否かを 判断し、かつ、Ｃラインからクロックタイミングを発生させ、Ｃライン上のデー タを静止化する。

ＸＤＥＣはＣライン上にあられれるデータ５Ｄ１９６を命令記憶レジスタｌ５Ｒ １８３およびアドレス記憶レジスタＡＳＲ１８４へ送る。

ＩＳＲは、シリアルデータパケットをラッチし、データが命令実行ユニットＩＥ Ｌ１１８６にラッチされた後、命令バスＩ　ＢＵＳ　１９４を駆動する。

ＩＥＵは、いつ、ＩＳＲおよびＡＳＲがロードされたかを判定するととともに、 Ｉ　ＢＵＳ上の解読された命令の実行を開始させる（９割を有する。

また、ＩＥＵは、ＤＲＡＭ１８７が必要とする全ての信号を発生する。

データマルチプレクサＤＭＵＸ１８８は、ＤＲＡＭまたは様々なテストポイント からのデータを出力端子へ配送する。

典型的なＸＲＡＭ選択／実行シーケンスが図５に示されている。

命令パケットは、チップ選択直後にＣラインを介して転送される。

最初のデータ転送が開始される列、行、あるいは、列と行とを規定するアドレス パケットを送るか否かは任意であり、その判断が行なわれる。

命令パケットは、複数の方法でコード化することができる。

ＰＣＴ／ＧＢ’９０１００５３９は、高速ベージモード書きこみ（ＰＭＷＴ）の ような使用可能なコマンドのリストを開示している。

ベージモードは、典型的なデータ転送モードであり、基本的にメモリの中の行ア ドレスが一定の状態に保たれている間に動作し、この間、その選択された行沿い の列アドレスが高速でシーケンスされる。

命令パケットは、デコードされて、要求された特定のデータ転送モードを呼び出 すためにＸＲＡＭが必要とする信号タイミングを生じる。

特定モードの実行は、選択されたチップ行へ接続されたＣラインによってクロッ クされる。

命令実行は、ＰＣＴ／ＧＢ９０１００５３９に説明されており、各チップ中の命 令実行ユニッｈ（ＩＥＵ）により実行される。

命令実行の間、Ｃラインが指定されるが、イナクティブであるから（−復帰遷移 していないから）、ＩＥＵの動作は自由に補うことができる。

これには、ＰＣＴ／ＧＢ９０１００５３９に記載された典型的ではあっても網羅 的ではないリストに対する追加の命令が必要となる。

このリストにおいて示された全ての命令は、Ｃラインにあられれるクロック遷移 に応答してＤＲＡＭが必要とする信号を発生させる。

これらの信号は、オンまたはオフとなって、ＤＲＡＭに書きこみ、または、読み こみの情報を通知する書きこみ許可信号を含む。

この追加の命令は、書きこみ許可信号がローカル的にＩＥＵによって発生しない という点以外、ＰＭＷＴと動作的に同じである。

その代りに、書きこみ許可信号はＣラインによってリモート的に供給される。

この追加の命令は、すべての列位置の任意の書きこみを可能にするもので、高速 式に選択することができ、リモート書きこみモードとして知られている。

図６は、Ｒ２６とＣ２７の各制御線の交点に接続されたＸＲＡＭ２３のアレイを 図示している。

この場合、たとえば、８本のＣラインと３２本のＣラインよりなる構成が可能で ある。

ＲおよびＣ信号は、集積型ドライバ回路ｒＤｃ２１により発生する。

ＸＲＡＭの固有のピンアウトの少なさのために、集積回路は、アレイの全てのＣ ラインおよびＣラインを駆動する上で一個だけでよい。

したがって、Ｒ信号とＣ信号との間のタイミングスキューは、はとんどなくすこ とができる。

ＩＤＣには、複数のＲ出力ライン（ＲＢＵＳ）２６の中の１本を選択するＲアド レスバス（ＲＡＢＬＩＳ）２８が接続されている。

Ｒ入力２９は、Ｒ信号タイミングの供給源に接続されている。

Ｒ信号は、ＣＫ３０によって再タイミングされ、ＲＢＵＳｌａの中の１本に送ら れる。

Ｃ入力バス（ＣＩＢｔＪＳ）２２は、アレイの各Ｃラインごとに一つの入力を供 給する。

このＣＩＢＵＳが、個々のＣラインにシリアルデータを転送するため、各チップ 列は異なるＣデータを受け取ることができる。

ＣＩ　Ｂｕｓ信号は、ＣＫ３０の入力によって再タイミングされ、Ｃ出力バス（ ＣＯＢＵＳ）２７へ送られる。

アレイの制御バスは、データバスとは別個に設けられている。

データバスは、ＸＲＡＭの入力ビンに接続されたデータイントライバ２０および データアウトドライバ３２からなる。

図７は、ＸＲＡＭ基板４３に接続されたマイクロプロセッサ（ＭＰＵ）４４に基 づくコントローラよりなる記憶システムを示している。

この図には、データバスのみが示されている。

また、アドレスおよびメモリマツピング信号を使用するものと仮定する。

図を見易くするために、基板は一枚しか示されていないが、複数の基板を用いる ことも可能である（ボードイネーブルラインＢ　Ｅ１５３を追加することによっ て）。

この記憶システムはホストコンピュータインタフェースバス（ＨＣＩＢＵＳ）４ ０によりリモートコンピュータに接続されている。

ＨＣＩ　ＢＵＳは、メモリマツプしたインタフェースポート４１を介してメツセ ージをＭＰＵに転送じ、データ転送を要求し、ロジカルブロック番号（ＬＢＮ） として知られているブロックアドレス記述子を転送する役割を有する。

ＬＢＮは、一般にはＯからＮまでの一連の連続番号よりなる。

記憶データは、ＭＰＵ４４とホストコンピュータの間の適切なメツセージプロト コルが実行され後、ＨＣＩＢＵＳに直接転送される。

ＳＤＣは、ＨＣＩ　ＢＬＩＳ制御および誤り検出訂正（ＥＤＣ）の役割を有する 。

ＨＣＩＢｕｓプロ）・コルおよびＳＤＣのＥＤＣは、いずれも利用可能形で多く の方法が公表されているので、ここでは説明を省略する。

ＸＲＡＭ基板は、システムアクセスコントローラ（ＳＡＣ）４７によって制御さ れる。

ＳＡＣは、各サブストレートに供給されたＣデータをフォーマットするとともに 、サブストレート、アレイ行およびＸＲＡＭ内の行の選択を行う役割を有する。

いったん、チップ中の開始アドレス（ＬＢＮの機能）がデコードされると、選択 された基板中のＸＲＡＭの選択された行からデータ転送が開始される。

ブロックサイズは、ＸＲＡＭの中の行の長さに併せて適宜設定すればよい（典型 的には５１２．１０２４、または、２０４８）。

データ転送は、ＸＲＡＭ中の行の始めから開始され、行の終りで終了する。

データ転送の間、各ＸＲＡＭの中のバイナリカウンタが列アドレスシーケンスを 供給する。

図７に示す記憶システムは、ＸＲＡＭチップが完全であると仮定したものである 。

しかし、本発明の図１２に示すシステムは、ＸＲＡＭ列および／または行にある 障害を許容して動作することができる。

障害列がアドレス指定されると、障害アドレスを記述した情報が、スペアＸＲＡ Ｍ中の正常な列へあるいは正常な列からデータを転送するよう基板のデータバス 中のマルチプレクサに指示する。

この情報は、製造時に確定され、各基板上の持久性記憶装置に永久記憶される。

この障害列アドレスのマツピングによりデータスルーブツトロスが高速に解消さ れる。

ダイナミック列スペアリングシステムを説明するためのブロック図を図８に示す 。

単一ビットあるいはクラスタ状ビットは、共に障害列と同様に扱われる。

図８において、ダイナミック列スペアリングマツプ（ＤＣ３Ｍ）６１は、行の始 めから終わりまで、一連の列アドレスを発生させる主列カウンタ（ＭＣＣ）６０ によりアドレス指定されるルックアップテーブルである。

ＭＣＣ６０は、データ転送用の同期信号からまたはアレイ７２への転送りロック ８１によりクロックされる。

ＤＣＳＭ６１は、アドレス指定されている列おいて特定のチップに障害があるこ とを指示するコードのシーケンスをつくり出す。

これに可能なコードフォーマットは、Ｘビット＋１タグピツトの形である。Ｘは アレイの幅であり、タグビットは、０−　ｘの特定チップアドレスを障害ＸＲＡ Ｍであるとして指示する。

ＭＵＸ選択バス（ＭＳＢＵＳ）６５は、Ｘビットを入力マルチプレクサ７５およ び出力マルチプレクサ７７へ転送する。

多くの記憶ロケーションにおいて、ナルコード（タグピット＝０）を生じるが、 タグピットが有効な場合は、ＭＢＵＳ上の値によって決まるＸＲＡＭに送られる データが、入カマルチブレクサを介してＸビットの中の一つを選択することによ りスペアＸＲＡＭ７３にコピーされる。

図８のＤＣＳＭ６１には、３ビツトコード＋１タグピツトが示されている。

したがって、典型的な８ビット幅のルックアップテーブルで、１２８チツプもの 幅のＸＲＡＭアレイを扱うことができる。

ＸＲＡＭによって提供されるリモート書きこみモードは、障害のある列ビットの みをスペアＸＲＡＭに書きこむのに用いられる。そうでないと、スペアＸＲＡＭ は、ＸＲＡＭの正常な記憶ロケーションを障害とコピーし、前のスペアリングに よって記憶されたデータがオーバライド（上書き）されることになる。

したがって、スペアＸＲＡＭに接続されたＣライン６９は、ゲート６８を介し、 適切なタイミングで（有効タグビットに応答して）ローにパルスされる。

行中の全てのチップは、データブロックを書きこむとき、ローカル発生する書き こみ許可（ＰＭＷＴ）信号で動作するようプログラムされており、スペアチップ は、リモート書きこみモードによるベージモードで動作するようプログラムされ ている。

ＸＲＡＭは、データ転送の開始前に特定モードをとるようにプログラムされてい る。

読みとり中、障害ビットの出力は、出力マルチプレクサ７７を介してスペアデツ プの出力に置換される。

図９は、出力マルチプレクサを詳細に示している。

この出力マルチプレクサは、入力Ａ、　９２およびＳ９０が供給されるワンノブ Ｎ　ｔｏｎｅ−ｏｆ−Ｎ）デコーダ９１を有する。

ＡはＭＳＢＵＳ６５に接続され、ＳはＤＣＳＭからのタグビット６６に接続され ている。

Ｓがローとき、デコーダの全ての出力はハイとなる。

これは正常な状態であり、アレイからのビットはデータ出力バスへ直接接続され る。

しかし、Ｓがハイのときは、Ｎ個の出力の一つがロー駆動なり、これによってス ペアビット１０５からのデータストリーム選択される。

データ出力は、出力マルチプレクサに接続されたボードイネーブル信号９３によ って可能になる。

ＭＣＣ計数値については、計数値１に対して一つの障害しか許容されない。

仮に、各ＸＲＡＭ中の列アドレスカウンタが全て同じロケーションから計数開始 すると、異なるＸＲＡＭ中の二つ以上の障害が同じ時点を占める。すなわち、図 ２で説明したコインシデンスが発生する危険性がある。

ロジカル列置換は一つだけ（１アレイ行につきスペアＸＲＡＭは一つだケ）シか ないので、このようなコインシデンスは回復することができない。

したがって、各チップは、同じ行の他のチップとは異なる列シーケンスを有する 。

各チップのスキュー値は、フィジカル障害が確定された後、したがって、基板が 製造され、アレイの試験が行なわれ、スキュー発生アルゴリズムが各ＸＲＡＭの 障害マツプ上で実行された後、生成される。

スキュー値を生成用として、種々のアルゴリズムを作成することができる。

最も簡単なルーチンは、単に障害のある最初のロケーションにある数を加えた後 （同じクラスタの中の全てのロケーションにも同じ数を加える）、チップマツプ を再検査し、コインシデンスの障害が避けられたか否かを確認することである。

それでもコインシデンスが残っている場合は、同じロケーション（および同じク ラスタの中のすべてのロケーション）を再度インクリメントして、障害マツプを 再検査する操作をインクリメント値がその場合に可能な記憶ロケーション数を越 えるまで繰り返す。

いったんスキュー値が生成されたならば、基板上の持久性記憶装置のスキュー値 表（ＳＶＴ）として記・重されプリエンブチイブ行スペアリング（ＰＲＳ）は、 その名前が意味するように、データ転送が開始される前に行なわれる。

ＰＲＳは、ルックアップテーブル、すなわち、データ転送時前に、ある特定の行 をスペアすべきか否かを示すプリエンブチイブ行スペアマツプ（ＰＲ３ＦＭ）を 使用する。

図１０は、Ｎ：１マルチプレクサ１２３に接続されたＰＲ５Ｍ１２０を示す。

図示のように、ＰＲＳＭにおける１バイトは、ＸＲＡＭの最高８行をカバーする 。

マイクロプロセッサは、ＭＰＵポートを介してマルチプレクサ１２３の出力を読 みこむことができる。

ＰＲＳＭが行障害を指示している場合、マイクロプロセッサはデータ転送をＸＲ ＡＭのスペア行の中で行なうように指示する。

コインシデンス防止技術（この実施例の場合は開始行アドレスをスキューする） により、メインアレイ中の全ての障害行がＸ　ＲＡ、　Ｍ　Ｓのスペア行中の正 常な行で保証される。

ＰＲＳシステムは、上記ＤＣＳシステムで用いられるのと同様の２准ロケーショ ンスキュー技術を使用する。

製造後、行スキュー値は、全ての基板上に設けられた持久性装置ＳＶＴ中にプロ グラムされる。

行スキュー値を生成するのにも、列スキュー値を生成するために用いたのと同じ アルゴリズムが用いられる。

ＤＣＳとＰＲＳとの組み合わせによれば、アレイから１００％の記憶容量が確保 されるので、ＬＢＮのチップ行アドレス（ＣＲＡ）、アレイ行アドレス（ＡＲＡ ）、および、サブストレートアドレス（Ｓ　Ａ、　）への変換は、直接性なうこ とができる。

たとえば、各基板が８×３２のアレイで、アレイ中の各チップが１０２４行を有 する８基板システムの場合、ＬＢＮは下記のようにして変換することができる： チップ行アドレス、 ＣＲＡ　（９：　０）＝ＬＢＮ　（９：　Ｏ）アレイ行アドレス、 ＡＲＡ　（４：　Ｏ）　＝ＬＢＮ　（１４：　１０）基板アドレス、 ＳＡ　（２：０）＝ＬＢＮ　（１６：１５）ここで、（ｘ　：　ｙ）はビットＸ とｙとの関係をまとめて示すものである。

行の長さが１０２４列であるような例の場合、ＬＢＮは、１０２４バイトのデー タブロックを２１？ブロツク、すなわち、１２６メガバイトの範囲内で決定する ことになる。

ＬＢＮからシステムの様々なフィジカルアドレスへのこのような直接変換によれ ば、アクセス時間が非常に短（なる。

ＬＢＮによって選択された行に付随するＰＲ３Ｍビットが間違った行を指示して いる場合は、チップのスペア行が呼び出され、ＡＲＡ無効となる。

そして、ＣＲＡを用いて、選択された基板上のチップのスペア行中の行がアドレ ス指定される。

三つのルックアップテーブル、すなわち、ＤＣＳＭ、ＰＲ３Ｍ、および、ＳＶＴ は、まとめてマツプメモリを形成し、各ＸＲＡＭ基板上の持久性記憶装置に記憶 される。

図１１は、１０２４行と１０２４列（７）８Ｘ３２個（７）ＸＲＡＭで構成され ているというパラメータのアレイにおいて可能な記憶装置の構成を示している。

ＡＲＡはチップの行を規定し、ＣＲＡは個々のＸＲＡＭ中の行を規定する。

図１１には、上記の種々の表のためのメモリマツプが示されている。

エントリ２１０〜２１２は、メインアレイ用のＤＣＳＭを形成する。

ＭＣＣ６０は、各ＤＣＳＭＣＳ上エントリ中レス指定のための列位置の情報を供 給し、Ａ、　ＲＡはどのエントリかを選択する。

ＡＲＡは、ＤＣＳＭを決定し、必要なエントリをアドレス指定するＤＣ３Ｍベー スアドレス２２２に加えられる。

ＤＣ３Ｍエントリ２１１のための典型的なコーディングとして、１〜８チツプに 対して三つのＭＳＢＵＳビットを用いた場合が示されている。

コインシデンス防止スキューイングでは、Ｍ　ＣＣにより選択された列に必ず使 用可能な列があるので、ＤＣＳＭの９番目のエントリはない。

ＰＲ３ＭおよびＡＲＡの参照後に行障害が検出された場合は、アドレスが冗長で あり、スペア行のための一つのＤＣ３Ｍエントリがスペアベース２２５を介して アドレス指定される。

この例の場合のＤＣ３Ｍエントリは、１キロバイトである。

ＰＲ３ＭＲ３上リは、ＰＲＳＭベースアドレスとＡＲＡアドレスとの和を用いて 決定される。

障害行はバイト中のシングルビットで示されるので、ＰＲ３ＭＲ３上リの中の行 を決定するには、ＣＲＡが用いられる。

この例においては、ＣＲＡの最上位７ビツトがＰＲ３Ｍ中のバイト位置を決定し 、ＣＲＡ最下位３ビットがそのバイト中のビット位置を決定する。

コインシデンス防止スキューイングでは、ＣＲＡにより選択された行に必ず使用 可能な行があるので、ＰＲＳＭ用のスペアエントリはない。

ＳＴＶ中のエントリは、ＳＶＴベースアドレス２２４とこれに加えられるＡＲＡ とで決定される。

典型的なエントリは、４バイト幅×９チップ（３６バイト）長であり、図中、２ １６で示されている。

スペア行の場合には、スペアＳＶＴがスペアＤＣ３Ｍベースまたは別個のベース により決定される。

マツプメモリも、ベース、表サイズ、および、種々のチェックサムによりプログ ラムされる。

上記の例の場合、全ての表は、占有空間が最高６４キロバイトよりも小さい。

図１２は、記憶システムの第一実施例をさらに詳細に図解したものである。

この図は図７と同様であり、ＨＣＩＢＵＳ１３１はメモリマツプしたボート１３ ０およびシステムデータコントローラ５ＤＣ１３２に接続されている。

マイクロプロセッサ、ＲＡＭ、および、ＲＯＭは、図７の場合と同じアーキテク チャを形成している。

図７の場合とは、ＸＲＡＭ基板１３７およびシステムアクセスコントローラ５Ａ Ｃ１５３が異なっている。

図６に示された基板上のデータドライバに代え、集積バス駆動能力をもつ入カマ ルチブレクサＩＭＵＸ１６６と出力マルチプレクサＯＭＵＸ１６７とが用いられ ている。

これらのマルチプレクサは、それぞれアレイ１４５の行中の障害ＸＲＡＭからデ ータをコピーし、スペア列１６５中のＸＲＡＭに転送する。

ＩＤＣ１５０は、アレイ、Ｘ、ＲＡＭのスペア列、および、行に接続された必要 なＲライン、Ｃライン（これにはＸＲＡＭのスペア列へのＣライン１４９が含ま れており、リモート書きこみゲートは、実際にはその機能がＩＤＣに組みこまれ ているので、図示省略しである）を駆動する。

また、ＸＲＡＭのスペア行１４１は、スペア列チップ１６４を有し、スペア行中 の障害列に対してＤＣＳを行なうことができるようになっている。

この基板には、ＤＣＳＭ、ＰＲ３Ｍ、および、ＳＶＴを記憶する持久性記憶装置 であるマツプ１４６も設けられている。

高速データ転送が必要な場合は、ＤＣＳＭの内容を高速ＤＣ３Ｍ　（ＨＤＣ３Ｍ ）１５２として知られるアクセスタイムがより速いメモリへダウンロードされる ことが望ましい。

図１０のＰＲ，ＳＭアクセスｍ構で使用されるＮ：１マルチプレクサは、図を見 易くするために図示省略されている。

このマルチプレクサは、基板上に設けることもできるし、ＭＰＵのメモリマツプ したポートとして設けることもできる。あるいは、このマルチプレクサにより得 ら４るアンバック機能は、ソフトウェアで達成することも可能である。

前述の例と同じパラメータを用いて、２５６個の障害チップからなる８×３２ア レイは、１アレイ行（３２スペアチツプ）につき１個のスペアＸＲＡＭと、１ス ペアチップＭ行（８スペアチツプ）を設けることにより、完全なアレイとして見 なされるようになる。

コインシデンス防止スキューイング技術を用いているため、スペアチップに障害 があってもよい。

さらに、列スペアリングが高速で行なわれるので、データ転送速度が低下するこ とはない。

列および行用のスキュー値をＳＡＣ中にプログラムするようにした結果、記・遣 システムのアクセス時間のためのオーバヘッドもわずかになる。

典型的には、列スキューはシステムパワーアップ時に１回プログラムすることが できるので、行スキューのみが正規にプログラムされる。

図２に示す実施例において、ＸＲＡＭアレイとスペアチップとは全て同じ基板上 に設けられている。

実際上、スペアチップは、リモート書こみ許可をともなうＣラインのように、選 択信号が利用可能な場合、単に基板とＳＤＣとの間のデータバスに作用させるだ けの構成とすることも可能である。

既述の実施例において、各アレイ行のスペアチップ中の障害列は、アレイ行中の 全列障害を考慮した適切な列アドレススキュー法により、その行のメインチップ の場合と同様に許容することができる。

メインチップの１つの中の障害行は、チップのスペア行の中の正常な行にコピー することにより対処することができる。

このシステムは、完全なチップが、スペア列用のスペア行チップ１つと、スペア 行用のスペア列チップ１つとの２個しか要らないシステムにモディファイするこ とができる。

このやり方では、スペア列のチップ中の障害行へのコピーが生じると、そのコピ ーをさらにスペア列用の完全なスペア行チップ中の行へコピーすることができる 。

同様にして、スペア行のチップ中の障害列へのコピーが起こると、そのコピーは 、これをスペア行用の完全なスペア列チップ中の列へコピーすることができる。

以下に説明する第二実施例においては、どのチップも必ずしも完全である必要は な（、使用するチップはＤＲＡＭのような通常のランダムアクセスチップよりな る。

この第２の実施例について、図１３〜１８を参照して説明する。

図１３に示すように、マイクロプロセッサ（ＭＰ［Ｊ）３０１は、双方向データ バス３０２およびアドレスバス３０３を介してリードオンリーメモリ　（ＲＯＭ ）３０５およびランダムアクセスメモリ（ＲＡＭ）３０４などのメモリと接続さ れている。

アドレスバスでは、実質的に別個の３本のアドレスバスがＲＡＭへ接続されてい る。

すなわち、アレイ行アドレス（ＡＲＡ）３０６、チップ列アドレス（ＣＣＡ）３ ０７、および、チップ行アドレス（ＣＲＡ）３０８の３本のバスである。

図面を簡明にするために、制御信号および周辺回路は図示省略されている。

ＡＲＡは、複数のアレイ行の中のどの行をアクセスすべきかを規定する。

ＣＣＡは、ＡＲＡにより選択されたチップ中でアドレス指定される列ロケーショ ンを規定する。

ＣＲＡは、ＡＲＡにより選択されたチップ中でアドレス指定される行ロケーショ ンを規定する。

これら３本のバスは、全てロジカルアドレスとみなされるが、それ（才、障害が 高速検出されたとき、ＲＡＭのプリント回路基板上に設けられた障害許容回路の 機能がこれらのロジカルアドレスを新しいフィジカルアドレスに修正することに あるからである。− 図１４はこの回路を詳細に描写している。

図１４は、この実施例の障害記憶ランダムアクセスメモリシステムの基本回路を 示す。

アドレスバスＡＲＡ３２２、ＣＣＡ３２１、および、ＣＣＡ３２１が図示されて いるが、これらは図１３に示すバスと等価である。

データイン３３６およびデータアウト３６６も図１３に示すものと等価である。

図面を明瞭にするために、この技術分野で共通に必要な典型的なデータ出力イネ ーブルや基板選択信号が図示省略されている。

さらに、メインアレイも一部分しか示されていない。

最下位データビット３４０と最上位ビット３３９とに対応するアレイ列が、全て のアレイ列の代表として示されている。

ＡＲＡデコーダ（ＡＤ）３２６の出力ＥＯ３６０によりデコードされる最下位ア レイ行アドレス、および、ＡＤ出力ＥＹ３６１によりデコードされる最上位アレ イ行アドレスに対応するアレイ行が、全てのアレイ行の代表として示されている 。

図１４には、障害列ロケーションおよび行ロケーションを規定する二つのマツプ 、すなわち、ダイナミック列スペアリングマツプ（ＤＣＳＭ）３２０、および、 プリエンブチイブ行スペアリンマツプ（ＰＲ３Ｍ）３３１がそれぞれ示されてい る。

これら二つのマツプは、両者を並列にアクセスすることによりシステムのアクセ スタイムを短縮するため、別個に設けられている。

ＤＣＳＭは、いずれのチップがＣＣＡのロジカル記憶ロケーションに障害列を有 するかを規定するデータを供給する。

このデータは、ＭＳＢＵ３３３５を介して、二つのマルチブＬ、クサＩＭＵＸ３ ３２およびＯＭＵＸ３３３に伝送される。

データ書こみ中、選択されたアレイ行中の一つのチツブがＭＳＢＵＳにより列障 害があるものと識別され、その事象がＤＣＳＭからのタグビットＴ３３７により 確認されると、データは、データインバスのその確認されたビットからＩＭＵＸ を介してデータ線３３８上のチップのスペア列にコピーされる。

書こみ許可（ＷＥ）信号３６５は、障害ロケーションだけがコピーされるように 、ゲート３３４を介してストローブされる。

このストローブは、書こみストローブゼネレータ（ＷＳＧ）３３０によりメイン アレイまたはスペアアレイの選択された行に供給される。

ＷＳＧは、ありふれたワンノブＮデコーダである。

データ読こみ動作中、スペアチップの出力が使用されて、障害チップから供給さ れるビットストリームが、○ＭＵＸにより置換される。

障害行の場合、ＰＲＳＭは、５Ｐ３５３ラインをして特定の行を障害行として指 示することができる。

この条件により、あるロジカル業が障害行であると確認され、置換チップ行アド レスバス（ＲＣＲＡＢ［ＪＳ）３２５を介して置換行位置が供給される。

ＳＰラインは、スペア行用のアレイ行ドライバ（ＡＲＤ）３２７を有効化し、要 求された行をＡＲＡにより無効化する。

スペア行が要求されないとき、選択されたＡＲＤは、ワンノブＮディテクタすな わちＡＲＤデコーダにより有効化される。

ＤＣＳＭの「スペア行」エントリにより、スペア行中に障害列が検出されると、 正常列のスペアリングが行なわれる。

この行置換アクションにより、スペア行中のチップに障害行があっても支障がな くなる。

処理可能なアレイ行数（Ｎａｒ）は下記（１）式により与えられる： Ｎａｒ＝ＩＮＴ　ＣＲ□、／　（Ｗ＊Ｆ）］　−１−１１）ただし、Ｒ□８＝チ ップ当りの行位置数Ｗ＝アレイ行当りのビット数 Ｆ：チップ当りの障害行位置数 （１）式は、（Ｗ＊Ｆ）項が、同じアレイ行の異なるチップ中の同じ行位置に生 じる障害により改善されるので、最悪の場合である。

アレイ中のチップの各列は、図１４に示すように、アレイ列ドライバ（ＡＣＤ） ３２９により制御される。

このＡＣＤは、これが接続されたチップの列が必要とするアドレスを供給する。

メモリチップは、ダイナミックアクセスメモリ（ＤＲＡＭ）３２８として示され ている。

各チップには、ＡＣＤにより行アドレス位相および列アドレス位相に多重化され たアドレスがアドレスバスＡＢ３５４により供給される。

これらの位相は、行アドレスストローブ（ＲＡＳ）３６３および列アドレススト ローブ（ＣＡ　Ｓ　）信号の出現により確認される。

全てのＤＲＡＭは、多重化アドレスバスと、標準的なＲＡＳおよびＣＡＳタイミ ングを使用するので、これ以上の説明は省略する。

各アレイ行は、データインプット３４０および３３９（最下位ビットおよび最上 位ビット）を供給される。

これらチップの各列は、共通出力ライン３４１および３４２（それぞれ最下位ビ ットおよび最上位ビット）を有する。

図１４には、図を見易くするために、ＡＣＤ用のプログラミングデータバスが図 示されていない。

列スキュー値は、ＤＣＳＭに記憶され、かつ、システムがパワーアップ時にシス テムマイクロプロセッサにより支援されてＡＣＤ中にプログラムされる。

あるいは、各ＡＣＤが列スキュー値を永久記憶する持久性記憶装置で構成されて もよい。

図１５には、ＡＣＤがより詳細に示されている。

行置換は、データ転送が行なわれる前に行なわれるから、Ｚウェイの２：１マル チプレクサ４１７を介してＤＲＡＭへ行アドレスを転送する手段が設けられるだ けでよい。

ここで、ＺはＲＡＭチップにおける行ロケーションまたは列ロケーションの数を あられす（通常は同数の行ロケーションおよび列ロケーションが設けられる）。

行選択（ＳＲ）信号４１５は、マルチプレクサを介してＲＣＲＡバス入力をデー タソースとして選択する。

ＲＣＲＡデータは、行を置換すべき場合にはＰＲ３Ｍマツプの作用により既に変 換されている。

列アドレスは、図１５のＣＣＡバス４１３により供給される。

コインシデンス障害（同じアレイ行中の異なるチップの同じＣＣＡロケーション における障害）を防ぐため、ＣＣＡの値は、選択されたチップのスキュー値に加 えられる。

全加算器４１６は、ＯＣＡとレジスタバンク４１０中のレジスタの１つの内容と を加え合わせる。

各レジスタは２ビット幅である。

この和は、ＳＵＭＢＵＳ４１８を介してアドレスマルチプレクサ４１７に供給さ れる。

この加算器の使用により、ロジカル列アドレスが高速にスキューされ、障害コイ ンシデンスが回避される。

ＤＲＡＭにより列アドレスが要求されるとき、ＳＲ信号が、ＳＵＭＢＵＳをアド レス値の供給源として選択する。

各チップ列には一つのＡＣＤが設けられている。

このアレイ列中の各チップは、レジスタバンク中のレジスタの一つに記・１され た列スキュー値を与えられる。

ＡＲＡバスは、ＺウェイＮ：１マルチプレクサ４１２を介してどのレジスタが必 要かを選択する。

ここで、Ｎはアレイ中の行数プラス１をあられす。

このマルチプレクサは、レジスタバンク中のレジスタの一つの内容を選択する５ ＶＢＵＳ４１９に出力を供給する。

５ＶＢＵＳは、また、プログラミングデータバス（ＰＤＢ）４００を介して、プ ログラミングが正しいかどうかを確認するためのワードバック検査のために供せ られる。

ＰＤＢもレジスタ書こみ動作時にデータを供給する。

典型的には、レジスタバンクは、システムパワーアップ時にシステムマイクロプ ロセッサを介してプログラムされ、かつ、レジスタは、ＰＤＢ上に適切なデータ を供給し、ＡＲＡ上の値によりレジスタを選択して逐次書こまれて確認される。

メインアレイスキュー値がプログラムされた後、既知の障害行がアクセスされ、 これがＳＰ信号４０７を出現させることにより、スペアアレイに付随するレジス タのプログラミングが可能となる。

図１４において、アレイからの出力データ（３４１〜３４３）は、出力マルチプ レクサ（ＯＭＬＩＸ）に転送される。

これについては、図１６に詳細に示されている。

選択されたチップが出力バスをドライブするので、正常な置換行データは、一時 に一つのＡＲＤのみをアクティブにすることにより決定される。

これらのデータバスは、ビットＯ（４３２）〜ビットＸ　（４４０）の形でＯＭ ＵＸにデータを供給する。

ゲート４３６．４３７、および、４３８で形成される複数の２：１マルチプレク サは、アレイからデータを選択する（ビット○〜Ｘ）。

障害列の場合は、Ｔ信号４３５がデコーダ４３０のＸ個の出力の一つを選択して 、そのアレイデータをチップのスペア列からのデータにより置換する。

置換する特定ビットは、ＭＳＢｔＪＳを介してＭＳ人力４３１により規定される 。

ＤＣＳＭ、ＳＶＴ、および、ＰＲＳＭば、持久性記憶装置中に記憶される。

この持久性２准装置は、通常、マツプが参照するＤＲＡＭと同じプリント回路基 板上に設けられる。

ＰＲＳＭは、一般には、マツプの並列読み出しが容易なように、別個のメモリと して設けられる。

典型的なＰＲＳＭの記憶内容が、図１７に示されている。

ＰＲＳＭは、１６進法４５０で示すＡ、　ＲＡおよびＣＲＡによりアドレス指定 される。

障害行の場合は、図１７に示すように、その障害行と置換される行のアドレスは 、ＲＣＲＡＢＬＩＳフィールド４５１に書こまれている。

障害行は１通常、ＳＰビット４５２がロジカルレベル一つにセットされることに より識別される。

障害が存在しない場合、ＳＰビットはＯであり、外部マルチプレクサの必要性を な（すために、最初のＣＲＡがマツプ中にプログラムされる。

図１８には、ＤＣＳＭの典型的なフォーマットが示されている。

ＤＣＳＭは、ＤＣＳＭのベースアドレス５００と、これに加えられるＡＲＡおよ びＣＣＡとの組合せにより、アクセスされる。

スペア行アレイがアクセスされている場合、ＳＰラインがＡＲＡの値をオーバー ライドする。

図１８において、ＤＣＳＭの内容の典形例が５０９として示されている。

タグビットは、特定ロケーションを障害として指示する。

ＳＶＴは、ＳＶＴベースアドレス５０２に加えて、特定のアレイ行のエントリを 指示するためのＡＲＡによりアクセスされる。

たとえば、アレイが１６ビツト幅であれば、特定アレイ行についてのＳＶＴには １６＋１エントリがある。

ＳＶＴを読み、かつ、ＳＶＴに書こまれている値によりＡＣＤをプログラムする ことが必要であるから、ＤＣＳＭマツプへのコンピュータアクセスが必要となる 。

これは図示されていないが、実際上は、ＣＣＡおよびＡＲＡを介し、ＤＣＳＭの アドレスを変えながらＤＣＳＭの内容を読出すことができるメモリマツプしたボ ートを用いることにより、簡単に設けることができる。

望ましくは、スペアチップ行用に別個のＤＣＳＭが設けられ、メインアレイ用の ＤＣＳＭと並列に、かつ、ＰＲＳＭと並列にアクセスされる。

これによれば、はじめ、ＰＲＳＭをアクセスし、それからＤＣＳＭをアクセスす る必要がないため、アクセスタイムが短縮される。

また、各ＡＣＤは、スペアチップ用のＣＣＡを選択されたアレイ行用のＣＣＡと 並列に発生するようにした全加算器とをもう一つ含むことも望ましい。

この場合は、ＰＲＳＭからのＳＰ倍信号用いて第一加算器または第二加算器から の出力を適宜選択する。

望ましくは、各メモリチップが製造された後、自動的にロケート試験してその障 害ロケ−シロンを検出する。

それで、試験装置に障害ロケーションの印字記録を出力させ、チップと共に実装 する。

印字記録は、光学的読取装置により読みとることが可能であるとともに、チップ に直接印字して記録することもできれば、チップに貼りつけるラベルに印字して 記録することもできる。

［］Ｑ　ＯＮ 列アドレス（０７） ロジカルＸアドレス０１２３４５６７　０１２１４５６７　０１２３４５６７　 ０１２３４５６７　０１２３４５６７０ノカルＸ７ドレス０１２３４５６７　１ ２３４５６７０　２３４５６７０１　３４５６７０１２　４５６７０１２３（ｎ 　（ｎ＋１　Ｃｎ＋２ ホスト　コンピュータ　インターフェイス　バス八　ビットＯビットＮ　スペア ＰＤＢ ムＢ 国際調査報告 国際調査報告 ＧＢ　９００１０５１ Ｓ＾　３８］４５

Claims (11)

【特許請求の範囲】
1. １．集積回路のアレイにより構成されていること、各集積回路が一部に障害のあ る可能性のあるメモリロケーションアレイからなるメモリをそれぞれ含んでいる こと、並列データラインを介してデータを書こむかまたは読こむために行中の複 数の集積回路を同時にアドレス指定する手段と、障害ロケーションを確認すると ともに、障害集積回路用のデータラインをスペア集積回路中の正常なロケーショ ンへ接続するための手段とを具備していること、これら集積回路のロジカルアド レスをフィジカルアドレスの場合とは異なるように相互にスキューさせることを 特徴とする障害許容データ記憶システム。
2. ２．二次元アレイを有し、その各アレイ行の全てのチップの中の障害のある列を 置換するために、各アレイ行にスペアチップが設けられている請求の範囲１記載 の障害許容データ記憶システム。
3. ３．二次元アレイを有し、その各アレイ列の全てのチップの中の障害のある行を 置換するために、各アレイ列にスペアチップが設けられている請求の範囲１記載 の障害許容データ記憶システム。
4. ４．二次元アレイを有し、そのアレイのスペアチップの行（スペアアレイ行）の 全てのチップの中の障害のある行を置換するために、スペアアレイ行にスペアチ ップが設けられている請求の範囲１〜３いずれかに記載の障害許容データ記憶シ ステム。
5. ５．それぞれ複数の障害を内蔵する可能性のある複数のスペアチップを具備して いる請求の範囲１〜４いずれかに記載の障害許容データ記憶システム。
6. ６．ルックアップテーブルを参照することにより障害記憶ロケーションを検出し 、このルックアップテーブルが各チップアドレスに与えられるスキュー値をも記 憶する請求の範囲１〜５いずれかに記載の障害許容データ記憶システム。
7. ７．二つのルックアップテーブルを有し、その一方が障害列ロケーションを確認 するためのもの、その他方のルックアップテーブルが障害行ロケーションを確認 するためのものであり、これら二つのルックアップテーブルが互いに並列にアク セスされる請求の範囲１〜６いずれかに記載の障害許容データ記憶システム。
8. ８．コンピュータシステムから記憶システムヘのデータ転送中、障害ロケーショ ンがオンザフライ式に検出され、かつ、スペアチップ中の正常ロケーションに置 換されるとともに、その障害ロケーションにより占有された間、そのスペアチッ プをして書きこみサイクルを実行させる請求の範囲１記載の障害許容データ記憶 システム。
9. ９．列または行スキューを行なうために、高速加算器回路を具備している請求の 範囲８記載の障害許容データ記憶システム。
10. １０．あらかじめプログラムされた列スキュー値が、オンザフライで選択される レジスタバンクに入れられる請求の範囲８記載の障害許容データ記憶システム。
11. １１．集積回路を試験して障害メモリロケーションを検出すること、および、そ れらの障害メモリロケーションの印字記録を作成することを含み、その印字記録 が集積回路と共に実装され、光学式読取装置により読みとり可能である集積回路 試験方法。