JPH05504033A - 受動光ネットワーク - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 受動光ネットワーク 本発明は受動光ネットワークに関し、特にこのようなネットワークに使用する中 枢局（ｈｅａｄ−ｅｎｄ　５ｔａｔｉｏｎ）に関する。

本出願人はＴＰＯＮ　（ｔｅｌｅｐｈｏｎｙ　ｏｎ　ａ　ｐａｓｓｉｖｅ　ｏｐ ｔｉｃａｌ　ｎｅｔｗｏｒｋ）ネットワークに使用するビット転送システム（Ｂ ＴＳ　：　ｂ　ｔ　ｔ　ｔ　ｒａｎｓｐｏｒｔ　ｓｙｓｔｅｍ）を開発した。こ の転送システムでは、中枢局は、時分割多重アクセス（ＴＤＭＡ・ｔｉｍｅ　ｄ ｉｖｉｓｉｏｎ　ｍｕｌｔｉｐｌｅ　ａｃｃｅｓｓ）フレームをネットワーク内 の全ての端末に送信する。各端末は、送信フレーム内の適切にアドレスが付され たデータ部分を認識し、それに応答し、そしてフレームの他の部分を無視する。

上置通信方向では、各端末は所定単位時間スロット内にデータを送信し、異なる 端末からのデータは中枢局でＴ　Ｄ　Ｍ　Ａフレームの所定フォーマットにアッ センブルされる。

一般に各ＴＤＭＡフレームは、大まか又は詳細なレンジング（ｒａｎｇｉｎｇ） などシステムの機能に関係するビットを有するヘッダーを含み、トラフィック・ データ（ｔｒａｆｆｉｃ　ｄａｔａ）を搬送する複数の基本フレームがこれに続 く。後に述べる叉施例の詳細な説明では、各基本フレームの長さは２４９６ビツ トで、２３５２のトラフィック・ビットを具備し、その次に１４４の制御ビット が続く。制御ビットは中枢局が使用でき、例えば、ネットワーク上の端末からの 送信タイミング及び振幅を制御する。適切な制御データが中枢局内のＣＰＵによ り発生する。従って、中枢局の送信側では、異なるソースからの制御及びトラフ ィック・データをアッセンブルして基本フレームを形成する必要がある。受信フ レームをトラフィック及び制御データに分割する必要があるので、これに対応す る機能が帰還データに要求される。

本発明の第１の特徴によれば、受動光ネツトワークシステムに使用する中枢局が 提供され、このシステムは、複数の基本フレームを含む上流通信及び下流通信の ＴＤＭＡフレームを送受信するように構成されている。各基本フレームは複数の トラフィック・ビット及び複数の制御ビットを具備し、中枢局は、制御データを 受信するように構成される制御プロセッサ、並列データ入力を制御プロセッサに 供給するように構成される制御データバッファ、トラフィック・データを受信す るように構成されるトラフィック・インターフェース、及び到来するＴＤＭＡフ レームを受信するように構成されたシリアル・パラレル変換器を含む。シリアル ・パラレル変換器からの並列出力は、制御データバッファ及びトラフィック・イ ンターフェースの各入力に並列に接続される。

本発明は、中枢局に使用するデータ送受信器の構造を提供する。この中枢局はＴ ＤＭＡフレームに制御及びトラフィック・データを理想的に挿入するように工夫 され、複雑なマルチプレクサーやデマルチプレクサ−を用いることなく、このよ うなフレーム構造が使用可能となる。従来、入出内部にこの様に複雑なマルチプ レクサ−やデマルチプレクサ−を使用すると、システムの性能を著しく制限する 欠点が生じた。

一般にトラフィック・インターフェースは電話トラフィックを扱う交換インター フェースである。

好適に、上流通信ＴＤＭＡフレームは複数の基本フレームに先行するヘッダーを 含み、制御データバッファは、そのヘッダ一部、及び制御ビットを含む次の基本 フレームの期間に、シリアル・パラレル変換器からのデータを読み込むように構 成される。好適にヘッダーはここに定義されるようなフェーズ（ｐｈａｓｅ）１ のレンジング部分を含み、制御データバッファは、フェーズ１のレンジング部分 で受信されたあらゆるレンジング・パルスを獲得するように構成される。

本発明に採用される構造は、フレームが、システム制御機能に使用するヘッダー を含むとき、ならびに各基本フレームに関係する制御ピントを含むとき、特に効 果があることが判明した。本発明により、同一のハードウェアを使用して、これ ら画形式のデータを獲得して処理することが可能となる。

その結果、ハードウェアの黄用が削減され、制御を更に簡単にできる。ヘッダー がフェーズ１のレンジング・パルスを含むとき本発明は特に効果がある。なぜな ら、ハードウェアを追加することなく、これらのパルスをＷ１得及び処理できる からである。

フェーズ１のレンジング・パルスは、端末による送信の荒特表千５−５０４０３ ３　（３） いタイミング調整に使用され、その異なるループ遅延を補償する。このことは、 本出願人の未公開英国出願　ｎｏ、８９２３４８８．４　名称“光受信器°に更 に詳細に説明されている。

好適に、制御データバッファは、一対のメモリバッファを具備し、このメモリは 、−万のメモリバッファが書き込み状態で、制御プロセッサが他方のメモリバッ ファからデータを読み込むように構成されているとき、シリアル・パラレル変換 器と制御プロセッサの各入力に並列に接続される。好適にメモリバッファはビデ オ・ライン・メモリバッファである。

本発明の第２の特徴によれば、受動光不ツトワークンステム用の中枢局が提供さ れ、この局は下流通信及び上流通信の複数の基本フレームを含むＴＤＭＡフレー ムを送受信するように構成される。各基本フレームは複数のトラフィック・ビッ ト及び複数の制御ビットを含む。中枢局は、制御データを送信するように構成さ れた制御プロセッサ、この制御プロセッサ１４からの並列データ列を受信するよ うに構成された制御データバッファ、トラフィック・データを送信するように構 成されたトラフィック・インターフェース、及びＴＤＭＡフレームを送信するよ うに構成されたパラレル・シリアル変換器を含むデータ送信器を具備し、パラレ ル・シリアル変換器の並列入力は、制御データバッファの各出力とトラフィック ・インターフェースに並列に接続される。

好適に、下流通信ＴＤＭＡフレームは、複数の基本フレームに先行するヘッダー を含み、制御データバッファは、ヘッダ一部及び制御ビットを具備する次の基本 フレーム部の期間に、データをパラレル・シリアル変換器に畜き込むように構成 される。

好適に、ヘッダーは／ステムの診断部分を含み、制御データバッファはシステム 診断パルスをシステム診断部分に出力するように構成される。

受信側で、制御データバッファを基本フレームの制御部分及びヘンダ一部分の両 方に使用することが待に宵効であることが判明したように、送信側でアナログ構 造を使用することにより、同様な効果が生じる。下流通信フレーム内のヘッダー は、不ブトワークの状態をモニタするために、ネットワークに送信されるパルス を含むこともできる。特に、これらシステムの診断パルスは、光学的な時間領域 屈折率測定プローブ（ＯＴＤＲ：ｏｐｔｉｃａｌ　ｔｉｍｅ　ｄｏｍａｉｎｒｅ ｆ　ｌｅｃｔｏｍｅｔｒｙ）の形式を取ることができる。

この０ＴＤＲは適切な自動相関機能を有するエンコードされたパルスから形成さ れる。

好適に、制御データバッファは、パラレル・シリアル変換器及び制御プロセッサ の各入力に並列に接続される一対のメモリバッファを具備し、一方のメモリバッ ファにデータが書き込まれているとき、制御プロセッサがデータを他方のメモリ バッファに書き込むように構成されている。好適に、このメモリバッファはビデ オ・ライン・メモリバッファである。

本発明による中枢局を、添付図面を参照して、こねより説明する。

図ＩＡはＴＰＯＮネットワークを示すプロ・ツク図。

図ＩＢは上流通信ＴＤＭＡフレームのｅｌｌ造をを示す略図；図２は中枢局のブ ロック図： 図３はデータ受信部のプロ・ツク図。

図４はデータ送信部のブロック図、及び図５ａ〜５ｇは図３及び４の回路１こ関 するタイミング図。

ＴＰＯＮネットワークは、中枢局１、複数の端末２、及び中枢局１を端末２に接 続する受動光ファイノく−・ネットワーク３を具備する。簡単のため、３つの端 末のみ力（示されてＩ、するが、実際には他に多数の端末力（単一の中枢局（二 接続されている。一般に中枢局は地方の電：古文換器施設内部（こ配置され、端 末２は国又は民間の営業所内部１こ設番すられる電話加入者用設備、又は地方交 換器施設の近隣：こ配置される街の電；舌ボックスである。

中枢局１は、所定フォーマットを有する時分割多重アクセス（ＴＤＭＡ）フレー ムとして、データをファイｌく−・ネットワーク３に送信する。このフレーム（ ｊ制御チャンネルを含み、このチャンネルは複数の端末中の特定端末のアドレス を有し、複数パラメータの内、ファイｌく−・ネットワーク３（こ端末２によっ て送信された光ｆ書冊の振幅及びタイミングを制御する。

上流通信方向では、各端末２（１所定時間スロット内１こデ−タを送信し、デー タは中枢局１でＴＤＭＡにアッセンブルされる。ＴＰＯＮネットワークは動作的 に同期しているので、ファイバー・ネットワーク３における異なる送信部分に関 係する異なる遅延を補償するため、そして例えばネットワークにおける地域的温 度変動などから生じる遅延及び振幅の変動を校正するために、端末のタイミング を制御する必要がある。

図ＩＢは帰還フレームのフォーマントを示す。トラフィック・データは、８０の 基本フレームＢＦＩ・・・ＢＦ３０として中枢局へ送信される。基本フレームＢ ＦＩ・・・ＢＦ３０の前にはヘッダーＨが先行し、このヘッダーＨはフェーズ２ レンジング・セクションＲの７２０ビツト長を含む。各端末２は、ファイバー・ ネットワーク３に、１／ンジング・ビットがレンジング・セクションＲ内の所定 位置に到達するようにタイミング調整されて送信されるように構成する。中枢局 １は到達するレンジング・パルスの各位相を判断し、制御信号を各端末２に送信 し、その端末からの受信データと、帰還フレーム構造内にあるデータの意図され た位置との間の位相オフセットを最小にするために、その端末２からの送信タイ ミングを遅延または早める。

図２は中枢局１の構造である。入力光信号は入力部４で受信され、この入力部は 一般的な充電検出器を含む。入力部４の出力は分岐され、信号再生部５及びＡ／ Ｄサンプラー６に送られる。サンプラー６はメインＣＰＵ７の制御の下で動作し 、入力信号の選択された部分をサンプルする。サンプラー特表千５−５０４０３ ３　（４） ６の出力は、変換器８により、長いワード長及び低いビット速度に変換される。

サンプラー６の使用については、我々の同時継続中の未公開英国出願　ｎｏ、８ ９２６５４８．２名称″受動光ネットワーク（Ｐａｓｓｉｖｅ　０ｐｔｉｃａｌ 　Ｎｅｔｗｏｒｋ）”に詳細が示されている。

信号再生部は、図３に詳細に示されるデータ受信器を含む。

シリアル・データ入力列はシリアル・パラレル変換器１１に供給される。シリア ル・パラレル変換器１１の出力は、８ビット幅のデータバスを介して、２．５６ Ｍバイト／秒の速度で通信される。

リード／ライト動作の混乱を防ぐために、２つのデュアル・ポート並列ライン・ メモリバッファ（ビデオ・ライン・メモリ）が制御プロセッサ１２に提供され、 このプロセッサ１２は両方のバッファに対してＤＭＡアクセスが可能である。

データが変換器１１から、与えられた１つのバッファに書き込まれるとき、プロ セッサがバッファ１３，１４の中の他方から読み込むように、フラグがセットさ れる。

交換インターフェースが提供され、このインターフェースは、８つの並列交換ト ラフィック出力列Ｔ１・・・Ｔ８を供給するように構成される８ビット幅のＦＩ ＦＯを具備する。

入力される各基本フレームＢＦは制御プロセッサ・バッファ１３．１４及び交換 インターフェース１５に送信される。

バッファ１３．１４及びインターフェース１５の動作は、制御バッファが各基本 フレームの制御部分のみを読み込み、交換インターフェース１５がトラフィック 部分のみを読み込むように、全フレーム構造に同期し、そしてタイミング調整し て行われる。適切なイネーブル信号が、交換クロックにロックされたタイミング ユニットにより発生する。

中枢局の送信側では、図４に示す対応する構造が用いられる。制御プロセッサ１ ２″からの制御データは、バッファ１３゛、１４′を介して並列８ビツトバスに 供給される。トラフィック・データは、交換インターフェース１５−がらバスに 供給される。バスの出力側で、パラレル・シリアル変換器１１′はシリアルデー タ列を形成する。受信側のように、制御プロセッサ・バッファ及び交換インター フェースのタイミングは同期され、出力される各基本フレームの適切な部分にト ラフィック及び制御データを供給する。出力フレームのピント順序はスクランブ ラ−５を使ってスクランブルされる。

これに適切なスクランブラ−の詳細は、１９８７年１１月２７日にファイルされ た過去の英国出願　ｎｏ、８７２７８４６に示されている。

図５ａ〜５ｇは制御バッファ及び交換インターフェースへのイネーブル信号のタ イミング図である。図５ａはＣＰＵ割り込みを示し、この割り込みは受信したＴ ＤＭＡフレームと同じ１０ｍ５の時間である。図５ｂはパンク・スイッチのタイ ミングを示し、このスイッチは送信器のデータバッファの２つのビデオ・ライン ・メモリを、タイミング・ユニットの制御の下で、交互に切り替える。図５０は バッファに対するイネーブル信号を示し、これがローのとき信号はイネーブルと なる。先ず、フェーズ１のレンジング期間に対応するヘッダ一部分の間、ローに なるようにタイミングが設定される。

次にバッファは、基本フレームに関する制御データを捕らえるために、各基本フ レームに対してイネーブルされる。図５ｄ示すように、他のビデオ・ライン・メ モリに対するイネーブル信号と同一の構成を有するが、１フレームの長さだけ位 相シフトしている。ヘッダ一部分はシステムの診断に使用される。エンコードさ れた信号はファイバー・ネットワークに送信され、ネットワークの状態は０ＴＤ Ｅ技術を使用して分析できる。

図５ｅ〜５ｇはデータ受信器のタイミングを示す。その構成は一般に、送信側で 使用されるものと似ているが、ネットロークンステム全体のループ遅延に対応す る２５０ミリ秒の位相オフセットを有している。受信バッファは、ヘッダ一部分 でイネーブルになったとき、端末からの送信タイミングを制御するために、フェ ーズ２レンジング・パルスを捕らえる。

図ＩＡ 図２ 図４ 要約書 受動光ネットワーク・システムに配備される中枢局（１）であって、下流通信及 び上流通信多重データ・フレームを送受信する。前記データフレームは複数の基 本フレーム（Ｂ　Ｆ）を含み、各基本フレーム（Ｂ　Ｐ）は複数のトラフィック ・ビット及び複数の制御ビットを具備する。中枢局（１）はデータ受信器を含み 、このデータ受信器は、制御データを受信するように構成される制御プロセッサ （１２）、前記制御プロセッサへの並列データ入力を供給する制御データ・バッ ファ（１３，１４）、ｌ−ラフイック・インターフェース（１５）及びシリアル ・パラレル変換器（１１）を具備する。変換器（１１）は上流通信ＴＤＭＡ多重 フレームを受信し、そして前記変換器からのパラレル出力は、前記制御データ・ バッファ（１３，１４）及び前記トラフィック・インターフェース（１５）の各 入力に並列に接続される。この中枢局に使用されるデータ送信器はちまた、制御 プロセッサ（１２−）、制御バッファ（１３″、１１）及びトラフィック・イン ターフェース（１５−）を含む。パラレル・シリアル変換器は上流通信ＴＤＭＡ を受信する。前記変換器への並列入力は、前記制御バッファ（１３゛、１４゛） 及び交換インターフェース（１５’）に並列に接続される。

国際調査報告 ｌｌｌｍＳｍｉ軸１ｍ１１ｗ１ｉｅ　ＰＣＴ／Ｇ１１　９１１０ｎ１ｎｎ国際調 査報告 ＧＢ　９１００１００ Ｓ＾　４３８２６

Claims (11)

【特許請求の範囲】
1. １．受動光ネットワーク・システムに配備される中枢局であって、下流通信及び 上流通信において複数の基本フレームを含むＴＤＭＡフレームを送受信し、前記 各基本フレームは複数のトラフィック・ビット及び複数の制御ビットを含み、前 記中枢局はデータ受信器を含み、この受信器は、制御データを受信するように構 成される制御プロセッサ、前記制御プロセッサヘの並列データ入力を供給するよ うに構成される制御データバッファ、トラフィック・データを受信するように構 成されるトラフィック・インターフェース、及び入力ＴＤＭＡフレームを受信す るように構成されるシリアル・パラレル変換器を具備し、前記シリアル・パラレ ル変換器は前記制御データバッファ及び前記トラフィック・インターフェースの 各入力に並列に接続されることを特徴とする中枢局。
2. ２．前記上流ＴＤＭＡフレームは、前記複数の基本フレームに先行するヘッダー を含み、前記制御データバッファは前記シリアル・パラレル変換器からデータを 、前記ヘッダー部分及び次の制御ビットを具備する前記基本フレームの部分の相 第、読み込むように構成されることを特徴とする請求項１記載の中枢局。
3. ３．前記ヘッダーは、本明細書で定義されたフェーズ１レンジング部分を含み、 及び前記制御データ・場ふぁは前記フェーズ１レンジング部分に受信されたレン ジング・パルスを捕らえるように構成されることを特徴とする請求項１又は２記 載の中枢局。
4. ４．前記制御データ・バッファは、一対のメモリバッファを具備し、このメモリ バッファは前記シリアルパラレル変換器及び前記制御プロセッサの各入力に並列 に接続され、前記メモリバッファの一方が書き込み状態のとき、前記制御プロセ ッサは他方の前記メモリバッファからデータを読み込むことを特徴とする請求項 １乃至３の１請求項に記載の中枢局。
5. ５．前記メモリバッファはビデオ・ライン・メモリ・バッファであることを特徴 とする請求項４記載の中枢局。
6. ６．受動光ネットワーク・システムに配置される中枢局であって、下流通信及び 上流通信において複数の基本フレームを含むＴＤＭＡフレームを送受信し、前記 各基本フレームは複数のトラフィック・ビット及び複数の制御ビットを具備し、 前記中枢局はデータ送信器を含み、前記送信器は制御データを送信するように構 成される制御プロセッサ、前記制御プロセッサから並列データ列を受信するよう に構成される制御データバッファ、トラフィック・データを送信するように構成 されるトラフィック・インターフェース、及び出力ＴＤＭＡフレームを送信する ように構成されるパラレル・シリアル変換器を具備し、前記パラレル・シリアル 変換器への前記パラレル入力は前記制御データ・バッファ及び前記トラフィック ・インターフェースの各出力に並列に接続されることを特徴とする中枢局。
7. ７．前記下流通信ＴＤＭＡフレームは、前記複数の基本フレームに先行するヘッ ダーを含み、前記制御データバッファは前記パラレル・シリアル変換器に、前記 ヘッダー部分及び次の制御ビットを具備する前記基本フレームの部分の間にデー タを書き込むように構成されることを特徴とする請求項６記載の中枢局。
8. ８．前記ヘッダーはシステム診断部分を副ｋｍ意、及び前記制御データバッファ はシステム診断パルスを前記システム診断部分に出力するように構成されること を特徴とする請求項７記載の中枢局。
9. ９．前記制御データバッファは、前記パラレル・シリアル変換器及び前記制御プ ロセッサの各出力に並列に接続される一対のメモリ・バッファを具備し、前記メ モリバッファの一方が書き込み状態のとき、前記制御プロセッサは他方の前記メ モリ・バッファにデータを書き込むように構成されることを特徴とする請求項６ 乃至８の１つの請求項に記載の中枢局。
10. １０．前記メモリバッファはビデオ・ライン・メモリ・バッファであることを特 徴とする請求項９記載の中枢局。
11. １１．本明細書に添付した図面に実質的に示される中枢局。