JPH05507169A - メモリ・アレイ用読取り／書込み／復元回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 メモリ・アレイ用読取り／′１ｉ込み／復元回路関連米国特許出願 本出願と同時に出願され、本発明の譲受人に譲渡された、Ｐ、フィリップス（Ｐ ｈｉｌｌｉｐｓ）等の「切替え可能電流源（Ｓｗｉｔｃｈａｂｌｅ　Ｃｕｒｒｅ ｎｔ　５ｏｕｒｃｅ）　Ｊと題する米国特許出願第５２５４２２号明細書と関連 する。

本発明は、メモリ・アレイ用周辺回路に関し、より具体的にはスタティック・ラ ンダム・アクセス・メモリ　（ＳＲＡＭ）アレイのセルの読取りと書込み及びセ ル・ビット線の復元に使用される回路に関する。本発明は、ｂｉｃＭＯ８技術で 実施することができる。

２、関連技術の説明 高速ＳＲＡＭアレイは、通常、マトリックスを形成する行と列の形に配列された メ七り・セルから構成される。各列のセルは１対のビット線に結合され、各行の セルはワード線に結合される。ビット線及びワード線は、セルからデータを読取 りまたはセルにデータを書き込むために特定のセルの行及び列を選択できるよう に周辺回路に結合される。復元動作またはプリチャージ動作も、一般に、書込み 動作の後に新しい動作のためにセルの列を準備し、かつ最高の速度を実現するた めに、ビット線上で実施される。

このように、ＳＲＡＭセルの列にサービスする周辺回路は、一般に少な（とも６ 種の異なる動作を実行できなければならない。すなわち、読取りのために列を選 択する（すなわち、ビット線を選択またはアドレスする）、その列のセルを読み 取る（すなわち、データを感知する）、データ書込みのためにビット線を選択す る、セルに”０”を書き込む、′″１″を書き込む、ビット線を復元する動作で ある。

これらのメモリ動作はそれぞれ非常に異なっているため、これらの動作を実行す るための従来技術の回路は、通常、選択、読取り、書込み、復元用のそれぞれ別 々の回路から構成されていた。しかし、これにはいくつかの欠点がある。これら の回路はそれぞれ多数のデバイスを含むだけでなく、正しい動作及び相互接続の ために、いくつかの異なる入力信号（読取リエネーブル、書込みエネーブル、チ ップ・エネーブル、復元など）、及びアレイ内のいくつかの内部制御線を必要と する。例えば、少なくとも４種の別々の入力線（すなわち、ビット・アドレス線 、復元線、データ線、データ補信号線）が必要なことがしばしばであり、読出し 用データの感知回路もそれ自体のビット・アドレス線接続を必要とすることがし ばしばである。

メモリ（特に半導体メモリ）の複雑さが増し、かつ寸法が小さくなるにつれて、 アレイはますます混雑してきている。

すなわち、内部制御線及び入出力（Ｉｌｏ）線の数と配置がますます厳しくなっ てきている。高密度と高速度も依然として、半導体チップ上で使用されるアレイ 回路の重要な設計基準である。従って、デバイス数を減らし、機能を組み合わせ 、制＃線の数を減らすなどによって、高密度と高速度を維持しながら、読取り回 路、書込み回路、復元回路を単純化することがますます必要になってきつつある 。

発明の概要 本発明は、いくつかの機能を単一回路に組み合わせ、部品数を減らし、制御線の 数を減らすことにより、上記の必要に応え、従来技術の上記の欠点を是正するこ とを意図するものである。本発明は、比較的低電力で高速動作と高密度を実現す るため、ｂｉｃＭＯ３技術（すなわち、同一の半導体チップ上にバイポーラ・ト ランジスタと電界効果トランジスタまたはＭＯＳトランジスタ（ＦＥＴ）とを有 する回路）で実施することが望ましい。

一実施例では、本発明は、 それぞれ１対のビット線に結合された複数のメモリ・セルと、セルへの読出しと 書込み及びビット線の回復を行うためにビット線に結合されて、３状態デ一タ信 号及び３状態デ一タ補信号にタイミング関係を有する２状態アドレス信号に応答 する読取り／書込み／復元手段と、を備えたメモリを含む。

別の実施例では、本発明はそれぞれ１対のビット線に結合された複数のメモリ・ セルと、 ビット線に結合され、異なる入力信号線を介して正しいタイミングで受け取った 、２状態ビツト・アドレス信号、３状態デ一タ信号、及び３状態デ一タ補信号に 応答して、ビット線に結合されたすべてのセルに関して、読取リエネーブル機能 、０．！Ｆ込み機構、１書込み機能、及び復元機能を実行する読取り／書込み／ 復元手段と、 ビット線に結合されて、すべてのセルに関して、読取り感知機能を実行するため の読取り／書込み／復元手段とは別個の読取り感知手段と を備えるメモリを含む。

他の実施例では、本発明は、 それぞれ１対のビット線に結合された複数のＣＭＯ３またはｂｉｃＭＯｓメモリ ・セルと、 ビット線、データ線、データ補信号線、及びビット・アドレス線に結合され、３ 状態のデータ信号及びデータ補信号と２状態のビット・アドレス信号に応答して 、ビット線に結合されたすべてのセル線に関して読取リエネーブル機能、○書込 み機能、１書込み機能、及び復元機能を実行するためのｂｉＭＯ３読取り／書込 み／復元回路と、ビット線と結合され、読取り／書込み／復元回路から物理的に 分離した、ビット・アドレス入力端子をもたない、ビット線に結合されたすべて のセルに関して、読取り感知機能を実行するためのバイポーラ読取り感知回路と を備える半導体スタティック・ランダム・アクセス・メモ本発明の詳細な説明を 行いやすいように、以下の図面を用意する。

図１は、本発明による読取り／書込み／復元回路及び読取り感知回路を伴うメモ リ・アレイの構成図である。

図２は、図１の読取り／書込み／復元回路及び読取り感知回路の概略回路図であ る。

図３は、図１及び図２の読取り動作、書込み動作及び復元動作を示す一連の波形 （タイミング）図である。

図４は、図１の読取り／書込み／復元回路の、データ・レシーバ／３状態ドライ バ回路、ならびにアドレス・レシーバ／デコーダ回路と組み合わせた使い方を示 す構成図である。

図５は、図４のデータ・レシーバ／３状態ドライバ回路の概略回路図である。

好ましい実施例の詳細な説明 まず図１を参照すると、本発明が適用できる環境を示す、メモリ・アレイとそれ に付随する読取り／書込み／復元回路及び読取り感知回路の全体的構成図が示さ れている。ただし、本発明はこの特定の環境に限定されるものではない。

図１において、２進データを記憶する複数のメモリ・セル１ｏが設けられている 。これらのメモリ・セルは、行と列にマトリックスの形に配列されている。この メモリの好ましい型式は、半導体チップ上に製造するのに適した、スタティック ・ランダム・アクセス・メモリ　（スタティックＲＡＭないしＳＲＡＭ）である 。各メモリ・セルは、Ｉ　ＢＭ　ＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅ　Ｂ ｕｌｌｅｔｉｎ、　Ｖｏｌ、１７．　Ｎｏ、１１．　ｐｐ、３３３８〜３９　（ １９７５年４月）に所載のＲ，Ｈ，リントン（Ｌｉｎｔｏｎ）等の論文”Ｌｏｗ −Ｐｏｗｅｒ　ＦＥＴ　Ｓｔｏｒａｇｅ　Ｃｅ１ｌ”その他に開示されたものに 類似の、６デバイスＣＭＯ３やｂｉＭＯｓセルなと、従来型の単一ビットＳＲＭ セルでよい。

このメモリは、特定のサイズや編成に限定されるものではない。例えば、２５６ キロビツト、５１２キロビツト、または１メガビツトのＳＲＡＭでもよい。

図１に示すように、各列の各セルは１対のビット線（例えば左ビツト線ＢＬと右 ビット線ＢＲ）に接続され、各行の各セルは少な（とも１本のワード線に接続さ れている。個々のセルは、そのセル用の特定のビット線対及びワード線上の信号 によって読取り及び書込みを行うように選択（アドレス）される。セル用のビッ ト線はまた、各読取り動作または書込み動作の後に、同じビット線およびワード 線上の復元信号を介して「選択解除」または復元（プレチャージ）される。

各ビット線対には、本発明による読取り／書込み／復元回路１２が結合されてい る。読取り／書込み／復元回路１２は、それぞれビット・アドレス端子、データ 端子及びデータ補信号端子を介して読取り／書込み／復元回路に印加された３つ の入力信号、すなわちビット・アドレス信号、データ信号及びデータ補信号に応 答して、これらのビット線に接続されたセル上でいくつかの機能、具体的には読 取リエネーブル、Ｏ書込み、１書込み及び復元機能を実行するように配列されて いる。

ビット・アドレス信号は、２状態信号ないし２進信号であり、その１つの状態は 、メモリ・サイクルの「選択」部分で活動状態となるもので、そのとき、読取り ／書込み／復元回路１２が読取り及び書込みのため適当な時点でそれらのビット 線を選択する。もう１つの状態は、メモリ・サイクルの「復元」部分で活動状態 となるもので、そのとき、読取り動作または書込み動作の後に読取り／書込み／ 復元回路１２がそれらのビット線を復元する。ビット・アドレス信号は、従来型 のビット・デコーダ回路（図示せず）によフて発生させてよい。ビット・アドレ ス信号用の単一入力端子を、選択及び復元用に読取り／書込み／復元回路１２が 使用し、したがって、別の復元端子または制御線は不要となることに特徴がある 。

読取り／書込み／復元回路１２を駆動するのに使用される他の２つの入力信号は 、データ信号とデータ補信号である。

これらの信号の注目に値する特徴は、それぞれが、従来型の周辺回路に見られる ような２状態ではなく、３つの動作状態またはレベルをもつことである。本発明 では、１つの状態はセルに書き込むのに使用可能なデータとしての論理ＩＩ　Ｏ Ｉ＋状態またはレベルを表し、第２の状態は、セルに書き込むのに使用できるデ ータとしての論理ｒｒ　１　ｕ状態またはレベルを表し、第３の状態は、中立の 状態またはレベルを表し、ビット・アドレス信号と共にそれらのセルに対する読 取り機能を適当な時点で開始する際に読取り／書込み／復元回路１２が使用する 。この好ましい実施例では、中立状態は１１０”状態と１１１１１状態のほぼ中 間のレベルであるが、他のレベルも使用できる。

これら３つの入力信号の動作及びタイミング関係については、後でより詳しく述 べる。

本発明のもう１つの特徴は、図１に示す読取り感知回路１４である。読取り感知 回路１４は、ビット線ＢＬ及びＢＲに結合され、メモリ読取り動作中にデータ感 知機能を実行する。

セル内のデータの読取りは、２本のビット線上の信号レベルの差を感知すること によって達成される。読取り感知回路１４は、１対の感知線Ｓ１及びＮ２に出力 すべ（、この差感知機能を実行する。読取り感知回路１４の注目に値する特徴は 、動作するのに（ビット・アドレス線や読取リエネーブル線などの）制御線を必 要としないことである。読取り感知回路１４は、ビット線を介して選択されたメ モリ・セルから受け取ったデータ信号だけに基づいて差出力を発生するように配 列されている。これによって、アレイ中を通って走る追加の線が不要になるだけ でなく、読取り感知回路１４をビット線に沿った任意の地点に配置することも可 能になる。例えば、読取り感知回路を、アレイの読取り／書込み／復元回路１２ と反対の側に配置することができ、そうすると半導体チップの設計及び回路レイ アウトのフレキシビリティが増大する。

図１の回路の特定の実施例を図２に示す。この好ましい実施例では、読取り／書 込み／復元回路１２は、６個のバイポーラ・トランジスタと５個のＦＥＴを有す るｂｉｃＭＯ３回路を含んでいる。バイポーラ・トランジスタＴ１及びＴ２は、 Ｎ　Ｐ　Ｎ型であることが好ましく、そのベース端子が３状態のデータ信号及び データ補信号を受け取るようにそれぞれデータ入力端子及びデータ補信号入力端 子に結合されている。Ｔ１のエミッタ出力は、１対のバイポーラ・トランジスタ Ｔ３及びＴ４の両方のベースに結合され、Ｔ２のエミッタ出力は、同様の１対の バイポーラ・トランジスタＴ５及びＴ６の両方のベースに結合されている。この 好ましい実施例では、Ｔ３とＴ５はＮＰＮ　トランジスタ、Ｔ４とＴ６はＰＮＰ トランジスタである。Ｔ３及びＴ４のエミッタは相互にまた左ビツト線ＢＬに結 合され、Ｔ５及びＴ６のエミッタは相互にまた右ビット線ＢＲに結合される。Ｔ １、Ｔ２、Ｔ３、Ｔ５のコレクタは第１の電圧源ＶＣＣに結合され、Ｔ４及びＴ ６のコレクタは第２の電圧源Ｖ　Ｅ　Ｅに結合される。

上記のバイポーラ・トランジスタの他に、読取り／書込み／復元回路１２は５個 のＦＥＴを含んでいる。そのうちの４個、すなわちＰｌ、Ｎ１、Ｐ２、Ｎ２は、 図２に示すようにそのゲートがビット・アドレス入力端子に結合されている。

デバイスＰ１及びＲ２はＰ型ＦＥＴであることが好ましく、それらのソース端子 がｖｃＣに結合され、デバイスＮ１及びＮ２はＮ型ＦＥＴであることが好ましく 、それらのソース端子がＶＢＢに結合される。ＰｌとＮ１のドレインは相互にま たＴ１のエミッタに結合され、Ｒ２とＮ２のドレインは相互にまたＴ２のエミッ タに結合される。

第５のＦＥＴ　Ｒ３によって回路１２が完成するが、これはＰ型ＦＥＴであるこ とが好ましく、そのソース端子とドレイン端子が左ビツト線と右ビット線の間に 結合され、そのゲート端子がビット・アドレス線に結合される。

図２の読取り感知回路１４は、２個のバイポーラ・トランジスタＴ７及びＴ８を 含み、これらは好ましい実施例ではＰＮＰトランジスタである。Ｔ７のベースは 左ビツト線に結合され、Ｔ８のベースは右ビット線に結合される。Ｔ７とＴ８の エミッタはそれぞれ感知線Ｓ１及びＮ２に結合され、コレクタは相互にまたｖＩ ：２に結合されている。デバイスＴ７及びＴ８は低インピーダンス駆動能力を有 し、そのエミッタで容量性ロードまたはドツティングを感知しない。

この好ましい実施例の追加要素は、感知線Ｓ１、Ｎ２とＶＣＣの間に結合された ロード要素である。図２においては、これは抵抗Ｒ１及びＲ２であるが、その代 わりにＦＥＴを使用することもできる。

次に、図３に示すような、図２の回路の動作について述べる。

セルに左ビツト線を介してＯなどのデータを書き込む場合、相対的に高い電圧レ ベルがデータ入力（Ｔ２のベース）に印加され、相対的に低いまたは負の電圧レ ベルがデータ補信号入力（Ｔｌのベース）に印加され、高レベルがビット・アド レス入力（ＰＩ、Ｒ２、Ｒ３、Ｎｌ及びＮ２のゲート）に印加される。アドレス 入力が高なので、Ｎ１とＮ２は共にオンであるが、ノードＱ１はＴ２によってク ランプされ、ノードＱＯはプルダウンされる。ＱｌのレベルはＴ５を介してさら にシフトされるが依然として高であり、その結果、ビット線ＢＲ上に高レベルが 生じ、ＱＯの低レベルがＴ４を介してビット線ＢＬを低にプルし、したがってビ ット線ＢＬにＯを書き込み、ビット線ＢＲに１を書き込む。メモリ・セルの状態 を変える場合、データ入力のレベルが反転され、ビット・アドレス入力がやはり 高レベルによって選択される。

書込みの後にビット線を復元する場合、低レベルを印加することによってビット ・アドレス信号が選択解除状態に切り替わる。これによって２１とＲ２が共にオ ンとなり、両方のビット線がＴ３及びＴ５を介して復元レベルにプルされる。

データ信号及びデータ補信号の状態は、復元中はどうでもよい。

セルを読み取る場合、データ信号とデータ補信号の中立の電圧が両方のデータ入 力に印加され、ＱＯ及びＱｌのＴ１及びＴ２を通って下方にシフトされ、次いで Ｔ４及びＴ６を通ってビット線ＢＬ及びＢＲで中立レベルへと上方にシフト・バ ックされる。この中立レベルが雨感知増幅エミッタ・フォロワ・トランジスタＴ ７及びＴ８をオンにする。ＱＯ及びＱｌのレベルによってＴ３とＴ４がオフにな り、メモリ・セルの導電側がそのワード線上のアップ・レベルによってアドレス されることによって、どちらかのビット線がさらにプルダウンされるようになる 。このため、両ビット線間に差電圧が発生し、それがエミッタ・フォロワＴ７及 びＴ８を通ってセンス線に、さらに差電圧増幅器（図示せず）に転送される。

感知エミッタ・フォロワは感知線Ｓ１及びＮ２でドツティングされるが、選択解 除されたビット線は復元されるので、選択されたビット線上の感知エミッタ・フ ォロワだけが導通ずる。

電力消費量をさらに減らすため、抵抗Ｒ１とＲ２をＰＦＥＴで置き換えることも できる。これらのＰＦＥＴのゲートは、Ｔ７及びＴ８が書込み中に導通するのを 防止するため、読取り／書込みパルスによって駆動される。

図４は、本発明による、２信デ一タ信号と読取り／書込み選択信号に応答して、 読取り／書込み／復元回路１２に入力される３状態デ一タ信号を発生するのに使 用される、データ・レシーバ／３状態ドライバ回路２０の構成図である。ビット ・アドレス信号を復号するためのアドレス・レシーバ／デコーダ回路２２も使用 することができる。

図５は、本発明のデータ・レシーバ／３状態ドライバ回路のｂｉＭＯ３技術によ る具体的実施例である。

データ・レシーバ／３状態ドライバ回路２０は、ノードＡ５にＯまたは１のデー タ入力が印加され、読取り／書込み制御入力がアップ・レベル（１）で、ノード ＲＷに書込み状態が印加されることを表すとき、ノードＰＴ及びＰＣに真（デー タ・レベル１）出力または補（データ・レベルＯ）出力を発生する。

データ・レシーバ２０はまた、ノードＲＷにダウン・レベル（０）の読取り入力 が印加されるとき、ノードＡ５のデータ入力のレベルの如何にかかわらず、両方 の出力で同時に０と１の間のレベルである第３の中立状態を発生する。

バイポーラ・トランジスタＴ１、Ｔ２はエミッタ・フォロワであり、データ入力 及びＶＲ（入力基準）入力に高入力インピーダンスを提供し、データ入力と基準 入力のレベルを１■５ｃ下方にシフトする。、ＮＦＥＴ　Ｎ５、Ｎ６はそのゲー トがＶ。Ｃに接続されており、その電流特性がより一定しているため、抵抗の代 わりにプルダウン・デバイスとして使用される。Ｔ３、Ｔ４のベースのレベルが 低いと、ＥＣＬ回路Ｔ３、Ｔ４は飽和に近づくことなく、コレクタ・ノードＣ１ 、Ｃ２により大きな遷移電圧を供給することができる。エミッタ・フォロワＴ９ 、ＴＩＯは、ＮＦＥＴプルダウン・デバイスＮ７、Ｎ８と共に図１．２．４の読 取り／書込み／復元回路１２のデータ入力に低インピーダンスの駆動電圧を供給 する。

デバイスＮ３、Ｎ４、Ｔ７、Ｒ３は、切換え可能基準電圧発生回路を形成し、こ れは、デバイスＮ３のゲートにアップ・レベルが印加されるとき、ＥＣＬ回路Ｔ ３、Ｔ４をオンにする。デバイスＮ３によってＴ７のコレクタからベースへの導 電経路が生成され、したがってダイオードを形成し、これがＲ３と共にベース・ エミッタ基準電圧を生成し、この電圧はＴ７コレクタ電流を反射するＴ８に接続 される。プルダウン・デバイスＮ４は、ノードＲＷにダウン・レベル（０）の読 取り入力が現れ、Ｎ３をオフにするとき、デバイスＴ７をオフする。

ＲＷに読取り入力が存在するとき、デバイスＴ７はオフであり、そのコレクタ・ ノードに２がＲ３によってＶＣＣにプルアップされ、そのベース・ノードがデバ イスＮ４によってｖｃｃにプルダウンされ、デバイスＴ８を、したがってＥＣＬ 回路全体（Ｔ３、Ｔ４）をオフにする。ノードに２がｖＣｃのとき、ＮＦＥＴ　 Ｎｌがオンになってそのドレイン・ノードＪ２をＶ、にプルダウンする。その結 果、Ｒ４、Ｒ５中を電流が流れ、そのためノードＪ１に中立の電圧レベルが発生 して、ＰＮＰエミッタ・フォロワＴ５．Ｔ６に、両方のノードＣ１、Ｃ２を同時 に中立レベルよりＩＶ、、ｅ上方にプルダウンさせる。次に、Ｃ１，Ｃ２のレベ ルが再度デバイスＴ９、Ｔｌｏを通ってシフトダウンされ、それがノードＰＣ， ＰＴで使用可能となって、読取り／書込み／復元回路のデータ入力を駆動し、そ の回路中で読取り状態を発生させる。

アレイ全体で１つの３状態ドライバ回路しか必要でないことは注目に値する。

本発明をその好ましい実施例に関して具体的に示し記述してきたが、当業者なら 理解するように、本発明の趣旨及び範囲から逸脱することなくその形態及び細部 に様々な変更を加えることが可能である。例えば、必要な修正を施した上で諸実 施例のＮＦＥＴトランジスタをＰＦＥＴトランジスタで置き換え、またはその逆 を行うことができ、また必要な修正を施した上でＮＰＮバイポーラ・トランジス タをＰＮＰ　）−ランジスタで置き換え、またはその逆を行うこともできる。本 発明はまた、例えば多重ボート（異なるセルを使用）、読取り専用、光学式、光 電式など他のタイプのメモリにも応用できる。

ＦＩＧ、　１ 口Ｇ、　４ 国際調査報告

Claims (11)

【特許請求の範囲】
1. １．それぞれ１対のビット線に結合された複数のメモリ・セルと、 上記ピット線に結合され、３状態データ信号及び３状態データ補信号とタイミン グを合わせた２状態アドレス信号に応答して、上記セルの読取りと書込みならび に上記ビット線の復元を行う、読取り／書込み／復元手段とを備えるメモリ。
2. ２．上記アドレス信号の第１状態が、上記データ信号及び上記データ補信号の第 １状態または第２状態と組合せられて、書込み機能を開始する働きをし、 上記アドレス信号の第１状態が、上記データ信号及び上記データ補信号の第３状 態と組合せられて、読取り機能を開始する働きをし、 上記アドレス信号の第２状態が、復元機能を開始する働きをする ことを特徴とする、請求項１記載のメモリ。
3. ３．それぞれ１対のビット線に結合された複数のメモリ・セルと、 上記ビット線に結合され、異なる入力信号線を介して適正なタイミングで受け取 った２状態ビット・アドレス信号、３状態データ信号及び３状態データ補信号に 応答して、上記ビット線に結合されたすべてのセルについて、読取りエネーブル 機能、０書込み機能、１書込み機能及び復元機能を実行する、読取り／書込み／ 復元手段と 上記ビット線に結合され、上記読取り／書込み／復元手段から分離している、上 記ビット線に結合されたすべてのセルに関して読取り感知機能を実行する、読取 り感知手段とを備えるメモリ。
4. ４．上記読取り感知手段が、上記セル中のデータを感知するために別のビット・ アドレス信号入力を必要としないことを特徴とする、請求項３記載のメモリ。
5. ５．上記セルが、上記読取り／書込み／復元手段と上記読取り感知手段の間に位 置することを特徴とする、請求項３記載のメモリ。
6. ６．それぞれ１対のビット線に結合された複数のＣＭＯＳまたはｂｉＣＭＯＳメ モリ・セルと、 上記ビット線と、データ線、データ補信号線及びビット・アドレス線とに結合さ れ、２状態を有するビット・アドレス信号、３状態を有するデータ信号及びデー タ補信号に応答して、上記ビット線に結合されたすべてのセルに関して、読取り エネーブル機能、０書込み機能、１書込み機能及び復元機能を実行する、ｂｉＣ ＭＯＳ読取り／書込み／復元手段と、上記ビット線に結合され、上記読取り／書 込み／復元手段から物理的分離し、ビット・アドレス入力端子を有しない上記ビ ット線に結合されたすべてのセルに関して読取り感知機能を実行する、バイポー ラ読取り感知手段とを備えるメモリ。
7. ７．ＣＭＯＳまたはｂｉＣＭＯＳスタティック・ランダム・アクセス・メモリ・ アレイの読取り、書込み及び復元を行うための回路であって、 読取りエネーブル、０書込み、及び１書込みを表す３レベル・データ信号を搬送 するように配置された第１の入力線と、読取りエネーブル、０書込み、及び１書 込みを表す３レベル・データ補信号を搬送するように配置された第２の入力線と 、 読取り／書込み選択及び復元を表す２レベル・ビット・アドレス信号を搬送する ように配置された第３の入力線と、それぞれ１個または複数のＣＭＯＳまたはｂ ｉＣＭＯＳメモリ・セルに結合された、左ビット線及び右ビット線と、上記各入 力線及び上記各ビット線に結合され、上記データ信号、上記データ補信号及び上 記ビット・アドレス信号の特定の組合せに応答して、データ読取り動作、データ ・エネーブル動作及び復元動作を開始するための、ｂｉＭＯＳ読取り／書込み／ 復元回路と、 上記ビット線のみに結合された入力を有し、差動増幅回路に結合された出力を有 する、読取りエネーブル動作に応答してセル中のデータを感知するための、バイ ポーラ読取り感知回路と を備える回路。
8. ８．さらに、読取り感知回路の出力に結合された負荷感知回路を含む、請求項７ 記載の回路。
9. ９．読取り／書込み／復元回路が、６個のバイポーラ・トランジスタと５個の電 界効果トランジスタとからなる回路を備えることを特徴とする、請求項７記載の 回路。
10. １０．読取り感知回路が、２個のバイポーラ・トランジスタからなる回路を備え ることを特徴とする、請求項７記載の回路。
11. １１．上記読取り／書込み／復元回路が、それぞれ第１及び第２の入力線に結合 された制御端子を有する、第１及び第２のバイポーラ・トランジスタと、上記第 １のバイポーラ・トランジスタの出力端子に結合された制御端子を有し、相互に また左ビット線に結合された出力端子を有する、第３及び第４のトランジスタと 、上記第２のバイポーラ・トランジスタの出力端子に結合された制御端子を有し 、相互にまた右ビット線に結合された出力端子を有する、第５及び第６のトラン ジスタと、上記第３の入力線に結合された制御端子を有し、相互にまた上記第３ 及び第４のバイポーラ・トランジスタの制御端子に結合された出力端子を有する 、第１及び第２の電界効果トランジスタと、 上記第３の入力線に結合された制御端子を有し、相互にまた上記第５及び第６の バイポーラ・トランジスタの制御端子に結合された出力端子を有する、第３及び 第４の電界効果トランジスタと、 上記第３の入力線に結合された制御端子を有し、上記左ビット線と右ビット線の 間に結合された出力端子を有する、第５の電界効果トランジスタと を備えることを特徴とする、請求項７記載の回路。