KR100349371B1 - 반도체 메모리 장치의 프리페치/리스토어 방법 및 그 회로 - Google Patents

반도체 메모리 장치의 프리페치/리스토어 방법 및 그 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 프리페치/리스토어 방법 및 그 회로에 관한 것으로, 리스토어 동작시 글로벌 데이타버스라인쌍에 실린 라이트 데이타를 비트라인쌍에 실은 후 비트라인 센스앰프를 구동시킴으로써, 리스토어 동작시 셀의 데이타와 라이트 데이타가 반대일 경우 비트라인 센스앰프에 의해 센싱된 데이타를 반전시키기 위해 기존에 크게 해 주었던 드라이버의 크기를 줄일 수 있고, 또한 소비전력 및 노이즈를 함께 줄일 수 있는 효과가 있다. 이를 위하여, 본 발명의 반도체 메모리 장치의 프리페치/리스토어 방법은 로오 경로에 의해 선택된 메모리셀의 데이타를 비트 라인으로 전송하는 단계와, 상기 비트 라인에 실린 데이타를 비트라인 센스앰프에 의해 센싱하는 단계와, 상기 비트라인 센스앰프에 의해 센싱된 데이타를 채널 버퍼에 임시로 저장하는 단계로 이루어진 프리페치 동작과, 상기 채널 버퍼에 저장된 데이타를 데이타버스라인 센스앰프에 의해 센싱한 다음 데이타 출력 버퍼를 통해 출력하는 리드 동작과, 로오 경로에 의해 선택된 메모리셀의 데이타를 비트 라인으로 전송하는 단계와, 데이타 입력 버퍼와 라이트 드라이버를 통해 입력된 라이트 데이타를 채널 버퍼에 임시로 저장하는 라이트 동작과, 상기 채널 버퍼에 저장된 라이트 데이타를 비트 라인으로 전송하여 전하 공유하는 단계와, 상기 비트 라인에 실린 데이타를 비트라인센스앰프에 의해 센싱한 후 메모리 셀에 저장하는 단계로 이루어진 리스토어 동작을 구비한 것을 특징으로 한다.

Description

반도체 메모리 장치의 프리페치/리스토어 방법 및 그 회로{Method of prefetch and restore in semiconductor memory device and circuit thereof}
본 발명은 반도체 메모리 장치의 프리페치(pre-fetch)/리스토어(restore) 방법 및 그 회로에 관한 것으로, 보다 상세하게는 리스토어 동작시 글로벌 데이타버스라인쌍에 실린 라이트 데이타를 비트라인쌍에 실은 후 비트라인 센스앰프를 구동시킴으로써, 리스토어 동작시 셀의 데이타와 라이트 데이타가 반대일 경우 비트라인 센스앰프에 의해 센싱된 데이타를 반전시키기 위해 기존에 크게 해 주었던 드라이버의 크기를 줄일 수 있고, 또한 소비전력 및 노이즈를 함께 줄일 수 있는 반도체 메모리 장치의 프리페치/리스토어 방법 및 그 회로에 관한 것이다.
일반적으로, 비트라인센스앰프는 메모리 셀 어레이의 셀(cell)에 저장되어 있는 미세한 데이타 신호가 비트라인 쌍(BL,/BL)에 각각 실리게 되면, 이를 감지하여 단시간 내에 전원전위(Vcc)와 접지전위(Vss)로 각각 증폭해 주는 역할을 한다.
본 발명에서는, 디램(DRAM)이나 동기식 디램(DRAM), 그리고 메모리 버퍼(Buffer)를 사용하는 디램(CDRAM, EDRAM, VCM 등) 등의 프리페치(또는 리드)/리스토어(또는 라이트) 동작에 대해 알아보기로 한다.
먼저, 리드 동작(또는 프리페치 동작)이라 함은 메모리 셀의 데이타를 비트라인 센스앰프를 거쳐 전달버스라인 쌍을 지나 채널 버퍼에 임시 저장한 후 이를데이타출력버퍼 및 출력패드를 통해 밖으로 출력하는 동작을 말한다.
그리고, 라이트 동작(또는 리스토어 동작)이라 함은 입력패드를 통해 입력된 라이트 데이타를 데이타입력버퍼를 통해 채널 버퍼에 임시 저장한 후 이를 데이타버스라인 쌍을 지나 비트라인 쌍을 거쳐 메모리 셀에 저장하는 동작을 말한다.
메모리 셀에 저장된 데이타를 독출하는 동작(리드 동작 또는 프리페치 동작)은 다음과 같다.
먼저, 로오 어드레스가 입력되면 이 어드레스에 해당하는 워드 라인이 활성화되고 셀의 데이타가 비트라인(BL)과 비트라인바(/BL)에 전하 분배되어 실리게 된다. 그 후, 비트라인센스앰프를 구동시키기 위한 제어신호(rto, sb)가 인에이블되어 비트라인센스앰프를 구동시킴으로써, 비트라인센스앰프는 비트라인(BL) 및 비트라인바(/BL)에 실린 미세한 데이타 신호를 전원전위(Vcc)와 접지전위(Vss) 레벨로 각각 증폭한다(이 시간이 로오 액티브 시간(tRCD)).
이후 컬럼어드레스가 입력되면 선택된 비트라인센스앰프에 의해 증폭된 비트라인 쌍(BL, /BL)과 글로벌데이타버스라인 쌍(GDB, /GDB)을 연결시켜 비트라인 쌍의 데이타를 글로벌데이타버스라인 쌍에 싣는다. 이때, 글로벌데이타버스라인 쌍에 실린 데이타는 데이터라인센스앰프에 의해 증폭된 후 데이타출력버퍼를 통해 밖으로 전송되게 된다.
그리고, 메모리 셀에 데이타를 저장하는 동작(라이트 동작 또는 리스토어 동작)은 다음과 같다.
먼저, 로오 어드레스가 입력되면 이 어드레스에 해당하는 워드라인이 활성화되고, 셀에 저장된 데이타가 비트라인(BL)과 비트라인바(/BL)에 전하 분배되어 실리게 된다. 그 후, 비트라인센스앰프를 구동시키기 위한 제어신호(rto, sb)가 인에이블되어 비트라인센스앰프를 구동시킴으로써, 비트라인센스앰프는 비트라인(BL)과 비트라인바(/BL)에 실린 미세한 데이타 신호를 전원전위(Vcc)와 접지전위(Vss) 레벨로 각각 증폭한다(이 시간이 로오 액티브 시간(tRCD)).
이후, 입력된 컬럼 어드레스에 의해 선택된 비트라인 쌍(BL,/BL)과 글로벌데이타버스라인 쌍(GDB,/GDB)이 연결되고, 라이트(write) 할 데이타가 라이트 드라이버에 의하여 글로벌데이타버스라인 쌍(GDB,/GDB)에 실리게 된다. 이때, 글로벌데이타버스라인 쌍과 비트라인 쌍이 연결되어 있으므로, 글로벌데이타버스라인 쌍에 실린 데이타가 비트라인 쌍으로 실리게 된다. 따라서, 비트라인쌍으로 실린 데이타는 워드라인이 활성화된 상태이기 때문에 메모리 셀로 저장되게 된다.
도 1은 가상 채널 메모리(Virtual channel memory ; VCM)를 설명하기 위한 개략도이다.
도시한 바와 같이, 다수개의 메모리 셀을 각각 구비하고있는 다수개의 메모리 셀 어레이부(10<n>)와, 상기 메모리 셀과 비트라인센스앰프부(20<n>)를 연결하는 비트라인 쌍(BL,/BL)과, 상기 비트라인 쌍에 실린 데이타를 감지·증폭하는 비트라인센스앰프부(20<n>)와, 상기 비트라인센스앰프부(20<n>)와 채널버퍼부(30)를 연결하는 전달버스라인 쌍(transfer bus ; tb, /tb)과, 상기 비트라인 쌍(BL,/BL)과 전달버스라인 쌍(tb,/tb) 사이를 제어신호(tb_ctrl)에 의해 스위칭해 주는 전달트랜지스터(N1과 N2, N3와 N4)와, 상기 전달버스라인 쌍(tb,/tb)을 통해 들어오는데이타를 저장하거나 리드센스앰프 및 라이트드라이버부(40)에서 출력되는 데이타를 저장하는 채널버퍼부(30)와, 상기 채널버퍼부(30)에서 데이타를 액세스하거나 상기 채널버퍼부(30)로 데이타를 라이트하는 리드센스앰프 및 라이트드라이버부(40)와, 상기 리드센스앰프부(40)를 통해 출력되는 데이타를 완충하여 출력 패드를 통해 밖으로 출력하거나 입력 패드를 통해 입력된 라이드 데이타를 완충시켜 상기 라이트드라이버부(40)로 전달하는 입/출력(DQ) 버퍼 및 패드부(50)로 구성된다.
상기 구성을 갖는 가상 채널 메모리(VCM)는, 프리페치 동작(또는 리드 동작)시, 프리페치 명령에 의한 로오 경로에 의하여 워드라인이 활성화되면 해당된 워드 라인에 연결된 메모리 셀들의 데이타가 모두 비트라인 쌍(BL,/BL)에 실리게 된다. 그 후, 제어신호(sg)에 의하여 센스앰프 구동신호(rto,sb)가 활성화 되어 해당하는 비트라인센스앰프들을 모두 구동시키게 되고 비트라인 쌍들에 전하 분배되어 실렸던 데이타들은 전원전위(Vcc)와 접지전위(Vss)로 센싱된다. 이때 센싱된 비트라인 쌍의 데이타는 전달버스라인을 통해 채널버퍼(30)에 임시 저장되었다가 데이타버스라인리드센스앰프(40)를 통해 증폭된 후 데이타출력버퍼 및 출력패드(50)를 통해 밖으로 출력된다.
그리고, 리스토어 동작(또는 라이트 동작)시, 라이트(write) 명령에 의해 입력패드(DQ PAD)와 입력버퍼를 통하여 라이트드라이버를 거친 데이타가 채널버퍼(30)에 임시 저장된다. 리스토어(restor) 명령에 의하여 채널들에 저장되어 있던 데이타들이 메모리 셀들에 저장되기 위해 우선, 로오 경로에 의해 해당 워드라인이 활성화 되고 메모리 셀들에 실려있던 임의의 데이타들이 비트라인 쌍들에 전하 분배되어 실리게 된다.
도 2는 종래의 센스앰프 구동신호(rto,sb)를 발생하는 방법을 개략적으로 나타낸 것이다.
먼저, 라스바(/RAS) 신호가 인에이블 되면 입력된 로오 어드레스에 해당하는 워드라인이 인에이블되고, 제어신호(sg)에 의해서 센스앰프 구동신호(rto,sb) 발생 회로부(22)가 동작하여 비트라인센스앰프 구동신호(rto, sb)를 각각 발생시키게 된다.
도 3은 종래의 반도체 메모리 장치에 있어서, 프리페치 동작시 전달버스라인 제어신호(tb_ctrl) 신호와 센스앰프 구동신호(rto, sb)가 활성화되는 순서를 나타낸 동작 타이밍도이다.
도시한 바와 같이, 워드라인(W/L)이 인에이블 된 후 비트라인 센스앰프(20<n>)를 구동시키기 위한 풀업 바이어스 전위신호(rto)와 풀다운 전위신호(sb)를 발생한다. 그 후 비트라인 센스앰프에 의해 증폭된 비트라인 데이타를 전달버스라인으로 전달하기 위해 제어신호(tb_ctrl)를 발생한다. 이 제어신호(tb_ctrl)에 의해 전달 트랜지스터(N1와 N2, N3와 N4)가 턴온됨으로써 비트라인 쌍(BL,/BL)에 실린 증폭된 셀의 데이타는 전달버스라인 쌍(tb,/tb)으로 실리게 된다.
그런데, 이와 같이 구성된 종래의 비트라인 센스앰프 제어회로에 있어서는,셀에 저장된 데이타가 라이트 하고자 하는 데이타와 같은 데이타일 경우에는 별 문제가 없으나, 셀에 저장되어 있던 데이타가 라이트하고자 하는 데이타와 서로 다를 경우에는 다음과 같은 문제가 발생하였다.
즉, 메모리 셀에 데이타를 저장하는 동작(라이트 동작 또는 리스토어 동작)에 있어서, 로오 경로가 먼저 진행되기 때문에 셀의 임의의 데이타가 비트라인 쌍에 실리고 센스앰프 구동신호(rto,sb)에 의해 전원전위(Vcc)와 접지전위(Vss)로 벌어진 후 컬럼 경로의 진행에 의해 비트라인 쌍과 글로벌데이타버스라인 쌍이 연결되고, 라이트드라이버로 비트라인센스앰프에 의해 센싱된 반대 데이타를 뒤집어야 한다. 따라서 라이트드라이버는 비트라인 쌍과 글로벌데이타버스라인 쌍에 이미 실려있는 반대 데이타를 뒤집는 것 뿐만 아니라 계속 동작하고 있는 비트라인센스앰프까지 반대 동작으로 뒤집을 수 있을 만큼의 충분한 크기를 가져야 하며, 반대 데이타를 뒤집기 위한 전류소모도 많이 소비되는 문제점이 있었다.
또한, 많은 전류 소모로 인한 파워 라인의 노이즈로 인하여 전체적으로 불안정한 동작이 이루어지는 문제점이 있었다.
특히, 메모리 버퍼를 가지는 디램, 예를 들어 캐시 디램(Cache DRAM ; CDRAM), 가상 채널 메모리(VCD), 인한스 디램(Enhance DRAM ; EDRAM), 인베디드 프레임 버퍼(Enbaded Frame Buffer ; EF Buffer), 멀티 뱅크 디램 등의 스페셜(special) 디램들은 수 비트씩 데이타를 프리페치/리스토어하는 것이 아니라 한번 동작에 수십 또는 수백 비트씩 데이타를 프리페치/리스토어 하기 때문에 전력 소모나 노이즈 문제에 있어 큰 문제가 되었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 리스토어 동작시 글로벌데이타버스라인 쌍에 실린 라이트 데이타를 비트라인 쌍에 실은 후 비트라인 센스앰프를 구동시킴으로써, 셀의 데이타와 라이트 데이타가 반대일 경우 비트라인 센스앰프에 의해 센싱된 데이타를 반전시키기 위해 기존에 크게 해 주었던 드라이버의 크기를 줄일 수 있고, 또한 소비전력 및 노이즈를 함께 줄일 수 있는 반도체 메모리 장치의 프리페치/리스토어 방법 및 그 회로를 제공하는데 그 목적이 있다.
도 1은 가상 채널 메모리(VCM)를 설명하기 위한 개략도
도 2는 종래의 비트라인센스앰프의 구동신호 발생 흐름도
도 3은 종래 및 본 발명에 의한 프리페치 동작시 전달버스라인 제어신호와 센스앰프 구동신호가 활성화되는 순서를 나타낸 동작 타이밍도
도 4는 본 발명의 리스토어 동작시 전달버스라인 제어신호와 센스앰프 구동신호가 활성화되는 순서를 나타낸 동작 타이밍도
도 5는 본 발명에 의한 비트라인센스앰프의 구동신호 발생 흐름도
도 6은 본 발명에서 사용한 프리페치/리스토어 제어 회로부의 상세회로도
도 7은 도 6의 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
10<0>∼10<n> : 메모리 셀 어레이부 20<0>∼20<n> : 비트라인 센스앰프부
22 : 비트라인 센스앰프 구동신호 발생 회로부
30 : 채널버퍼부
40 : 리드센스앰프 및 라이트 드라이버부 50 : 입/출력 버퍼 및 입/출력 패드부
70 : 프리페치/리스토어 제어 회로부 72 : 지연 회로부
80 : 비트라인 센스앰프 구동신호 제어 회로부
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리 장치의 프리페치/리스토어 방법은 로오 경로에 의해 선택된 메모리셀의 데이타를 비트 라인으로 전송하는 단계와, 상기 비트 라인에 실린 데이타를 비트라인 센스앰프에 의해 센싱하는 단계와, 상기 비트라인 센스앰프에 의해 센싱된 데이타를 채널 버퍼에 임시로 저장하는 단계로 이루어진 프리페치 동작과, 상기 채널 버퍼에 저장된 데이타를 데이타버스라인 센스앰프에 의해 센싱한 다음 데이타 출력 버퍼를 통해 출력하는 리드 동작과, 로오 경로에 의해 선택된 메모리셀의 데이타를 비트 라인으로 전송하는 단계와, 데이타 입력 버퍼와 라이트 드라이버를 통해 입력된 라이트 데이타를 채널 버퍼에 임시로 저장하는 라이트 동작과, 상기 채널 버퍼에 저장된 라이트 데이타를 비트 라인으로 전송하여 전하 공유하는 단계와, 상기 비트 라인에 실린 데이타를 비트라인센스앰프에 의해 센싱한 후 메모리 셀에 저장하는 단계로 이루어진 리스토어 동작을 구비한 것을 특징으로 한다.상기 비트 라인의 데이타는 상기 비트라인센스앰프에 의하여 각각 전원전압과 접지전압 레벨로 센싱되는 것을 특징으로 한다.상기 리스토어 동작 또는 라이트 동작 시에 발생하는 특정 신호를 제 1 신호라 하고, 상기 비트라인과 상기 글로벌 데이타 버스 라인을 연결하는 신호를 제 2 신호라 하면, 상기 프리페치 동작시에는 상기 제 1 신호의 비 활성화에 의하여 로오 경로를 따라 비트라인센스앰프 인에이블 신호가 활성화 되도록 하고, 상기 리스토어 동작시에는 상기 제 1 신호의 활성화에 따라 상기 비트라인센스앰프 인에이블 신호가 활성화 되지 못하도록 막고 있다가 상기 제 2 신호가 활성화 된 후 필요한 만큼의 지연시간 후에 상기 비트라인센스앰프 인에이블 신호가 활성화 되는 것을 특징으로 한다.상기 목적을 달성하기 위하여, 본 발명에 의한 다른 반도체 메모리 장치의 프리페치/리스토어 방법은 로오 경로에 의하여 워드라인이 활성화되어 비트라인 쌍들에 셀들의 데이타가 전하 공유되어 실리는 단계와, 비트라인센스앰프 구동신호가 활성화되어 비트라인센스앰프를 구동하여 상기 비트라인 쌍들에 실린 데이타를 센싱하는 단계와, 상기 비트라인 쌍들과 글로벌데이타버스라인 쌍들을 연결하는 신호가 활성화되어 비트라인 쌍들에 실린 데이타를 글로벌데이타버스라인 쌍들로 전달하는 단계와, 상기 글로벌데이타버스라인 쌍에 실린 데이타를 채널 버퍼에 저장하는 단계로 이루어진 프리페치 동작과, 로오 경로에 의하여 워드라인이 활성화되어 비트라인 쌍들에 셀들의 데이타가 실리는 단계와, 상기 비트라인 쌍들과 글로벌데이타버스라인 쌍들을 연결하는 신호가 활성화되어 글로벌데이타버스라인 쌍과 비트라인 쌍을 연결하는 단계와, 상기 글로벌데이타버스라인 쌍들에 라이트를 위한 데이타들을 전송하여 비트라인 쌍들로 전달하는 단계와, 비트라인센스앰프 구동신호가 활성화되어 비트라인센스앰프를 구동하여 비트라인에 실린 데이타를 센싱한 후 메모리 셀들에 데이타를 저장하는 단계로 이루어진 리스토어 동작을 포함하여 이루어진 것을 특징으로 한다.상기 비트 라인의 데이타는 상기 비트라인센스앰프에 의하여 각각 전원전압과 접지전압 레벨로 센싱되는 것을 특징으로 한다.상기 리스토어 동작 또는 라이트 동작 시에 발생하는 특정 신호를 제 1 신호라 하고, 상기 비트라인과 상기 글로벌 데이타 버스 라인을 연결하는 신호를 제 2 신호라 하면, 상기 프리페치 동작시에는 상기 제 1 신호의 비 활성화에 의하여 로오 경로를 따라 비트라인센스앰프 인에이블 신호가 활성화 되도록 하고, 상기 리스토어 동작시에는 상기 제 1 신호의 활성화에 따라 상기 비트라인센스앰프 인에이블 신호가 활성화 되지 못하도록 막고 있다가 상기 제 2 신호가 활성화 된 후 필요한 만큼의 지연시간 후에 상기 비트라인센스앰프 인에이블 신호가 활성화 되는 것을 특징으로 한다.상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 프리페치/리스토어 회로는, 다수개의 메모리셀로 구성된 메모리셀 어레이부와, 상기 메모리셀의 데이타를 센싱하기 위한 비트라인 센스앰프부와, 상기 메모리셀 어레이부에 리드할 데이타 또는 라이트할 데이타를 임시로 저장하는 채널 버퍼부와, 프리페치 동작에서는 상기 메모리셀의 데이타가 비트라인 쌍에 실린 후 데이타버스라인으로 전송되기 전에 증폭하도록 비트라인센스앰프의 동작을 제어하고, 리스토어 동작에서는 워드라인이 활성화된 상태에서 데이타버스라인 쌍을 통해 들어온 데이타가 비트라인 쌍으로 실린 이후에 비트라인센스앰프가 동작하도록 제어하는 비트라인센스앰프제어부를 구비한 것을 특징으로 한다.상기 비트라인센스앰프제어부는, 상기 리스토어 동작 또는 라이트 동작 시에 발생하는 특정 신호를 제 1 신호라 하고, 상기 비트라인과 상기 글로벌 데이타 버스 라인을 연결하는 신호를 제 2 신호라 하면, 상기 프리페치 동작시에는 상기 제 1 신호의 비 활성화에 의하여 로오 경로를 따라 비트라인센스앰프 인에이블 신호가 활성화 되도록 하고, 상기 리스토어 동작시에는 상기 제 1 신호의 활성화에 따라 상기 비트라인센스앰프 인에이블 신호가 활성화 되지 못하도록 막고 있다가 상기 제 2 신호가 활성화 된 후 필요한 만큼의 지연시간 후에 상기 비트라인센스앰프 인에이블 신호가 활성화 되는 것을 특징으로 한다.상기 비트라인센스앰프제어부는, 리스토어 신호를 수신하여 일정 구간만큼 에지 신호를 갖는 제 1 펄스신호를 발생하는 제 1 펄스신호발생부와, 상기 비트라인 쌍들과 글로벌버스라인 쌍들을 연결하는 제 1 신호를 입력하여 일정 구간 지연된 신호를 발생하는 지연 회로부와, 상기 지연 회로부를 통해 지연된 상기 제 1 신호를 수신하여 일정 구간만큼 에지 신호를 갖는 제 2 펄스 신호를 발생하는 제 2 펄스신호발생부와, 상기 제 1 및 제 2 펄스신호발생부의 출력 신호와 상기 리스토어 신호를 입력으로 하는 NAND 래치와, 상기 NAND 래치의 출력신호와 상기 리스토어 신호를 입력으로 하는 NAND 게이트로 구성된 래치부와, 상기 래치부의 출력 신호와 워드 라인이 활성될때 발생하는 신호(sg)를 입력으로 하는 NAND 게이트 및 인버터로 구성된 논리 회로부로 구성된 것을 특징으로 한다.이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한부호를 사용하고 그 반복적인 설명은 생략한다.
본 발명은 메모리 버퍼를 갖는 디램에 있어서, 메모리 셀 어레이의 데이타를 읽는 프리페치 동작(또는 리드 동작)에서는 도 2 및 도 3에 도시된 종래의 경우와 같이, 로오 경로에 의하여 워드라인(W/L)이 활성화되면 비트라인 쌍들에 셀들의 데이타가 전하 분배되어 실린 후 센스앰프 구동신호(rto,sb)가 활성화되어 비트라인센스앰프들을 구동시키게 된다. 상기 비트라인센스앰프에 의해 센싱된 데이타는 제어신호(tb_ctrl)에 의하여 글로벌데이타버스라인 쌍으로 전달되게 된다.
그리고, 메모리 셀들에 데이타를 저장하는 리스토어 동작(또는 라이트 동작) 에서는 도 4에 도시한 바와 같이, 로오 경로에 의하여 워드라인(W/L)이 활성화되면 비트라인 쌍들에 셀들의 데이타가 전하 분배되어 실리고, 글로벌데이타버스라인들에 라이트(write)를 위한 데이타들이 실린 후 제어신호(tb_ctrl)에 의해 글로벌데이타버스라인 쌍들에 실려있던 데이타들이 비트라인 쌍들에 실린 뒤 비트라인센스앰프들을 구동하는 센스앰프 구동신호(rto,sb)가 활성화됨으로써 비트라인센스앰프들을 구동하도록 하였다.
도 5는 본 발명의 비트라인 센스앰프 구동신호의 신호발생 흐름을 나타낸 것이다.
먼저, 라스바(/RAS) 신호가 인에이블되면 입력된 로오 어드레스에 해당하는 워드라인이 활성화되고, 그 후 프리페치/리스토어 제어 회로부(70)의 동작에 의해 비트라인센스앰프 구동신호 제어 회로부(80)가 동작하여 비트라 센스앰프 구동신호(rto, sb)를 각각 발생시키게 된다.
여기서 프리페치/리스토어 제어 회로부(70)는, 프리페치 동작(리드 동작)에서는 워드라인이 활성화된 상태에서 셀의 데이타가 비트라인 쌍에 실린 후 비트라인센스앰프가 동작되도록 비트라인센스앰프구동신호(rto, sb)를 각각 발생시키도록 하고, 리스토어 동작(라이트 동작)에서는 워드라인이 활성화된 상태에서 데이타버스라인 쌍에 실린 데이타가 비트라인 쌍에 실린 이후에 비트라인센스앰프가 동작되도록 비트라인센스앰프구동신호(rto, sb)를 각각 발생시키도록 제어한다.
따라서, 리스토어 동작에서는 비트라인 쌍과 데이타버스라인 쌍을 연결시켜 주는 제어신호(tb_ctrl)가 활성화되기 전에는 비트라인센스앰프구동신호(rto, sb)가 활성화되지 못하기 때문에 비트라인 센스앰프는 동작하지 않게 된다. 그러므로, 리스토어 동작시에는 전달트랜지스터 제어신호(tb_ctrl)가 인에이블된 후 데이타버스라인 쌍에 실린 라이트 데이타가 비트라인 쌍으로 전달된 다음 비트라인 센스앰프가 동작하기 때문에 셀에 저장된 데이타와 라이트할 데이타가 반대의 전위를 가질지라도 라이트드라이버의 크기를 종래와 같이 크게 할 필요가 없다,
도 6은 본 발명에서 사용한 프리페치 및 리스토어 제어 회로부(70)의 상세 회로도로서, 리스토어 신호가 인에이블될 때 일정 구간의 펄스신호를 발생하는 제 1 펄스신호발생부(72)와, 전달트랜지스터제어신호(tb_ctrl)를 일정 구간 지연시키는 지연 회로부(74)와, 상기 지연 회로부(74)를 통해 지연된 상기 전달트랜지스터제어신호(tb_ctrl)가 인에이블될 때 일정 구간의 펄스신호를 발생하는 제 2 펄스신호발생부(76)와, 상기 제 1 및 제 2 펄스신호발생부(72,76)의 출력신호를 각각 입력으로하는 NAND 래치단과 이 래치단의 출력신호와 리스토어 동작시에 발생하는신호를 입력으로 하는 NAND 게이트로 구성된 래치부(78)와, 상기 래치부(78)의 출력신호와 워드라인이 활성될때 발생하는 신호(sg)를 입력으로 하는 NAND 게이트 및 인버터로 구성된 논리 회로부(79)로 구성된다.
상기 제 1 펄스신호발생부(72)는 리스토어 신호를 입력하여 일정시간동안 지연된 반전신호를 출력하는 3개의 인버터(G1∼G3)와, 상기 리스토어 신호와 인버터(G3)의 출력신호를 NAND 연산한 신호를 출력하는 NAND 게이트(NA1)로 구성된다. 그리고, 상기 제 2 펄스신호발생부(74)는 상기 제 1 펄스신호발생부(72)의 구성과 마찬가지로, 3개의 인버터(G4∼G6)와 1개의 NAND 게이트(NA2)로 구성된다.
그리고, 상기 제 1 논리회로부(78)는, 2개의 NAND 게이트(NA4,NA5)로 된 플립플럽과, 이 플립플럽의 출력단에 접속된 1개의 NAND 게이트(NA6)로 구성된다. 그리고, 상기 제2논리회로부(79)는, NAND 게이트(NA3)와 인버터(G7)로 구성된다.
상기 프리페치/리스토어 제어 회로부(70)는, 프리페치 동작에서는 도 3과 같이 리스토어 신호(restore_flag)가 비활성화되어 제어신호(sg)에 의해 비트라인센스앰프구동신호(rto. sb)가 만들어지고, 리스토어 명령시에는 도 7과 같이 전달트랜지스터 제어신호(tb_ctrl)가 활성화 된 후 일정시간 지연 후에 비트라인센스앰프구동신호(rto. sb)가 만들어지도록 되어 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리 장치의 프리페치/리스토어 방법 및 그 회로에 의하면, 리스토어 동작시 글로벌데이타버스라인 쌍에 실린 라이트 데이타를 비트라인 쌍에 실은 후 비트라인 센스앰프를 구동시킴으로써, 셀의 데이타와 라이트 데이타가 반대일 경우 비트라인 센스앰프에 의해 센싱된 데이타를 반전시키기 위해 기존에 크게 해 주었던 드라이버의 크기를 줄일 수 있고, 또한 소비전력 및 노이즈를 함께 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 반도체 메모리 장치의 프리페치/리스토어 방법에 있어서,
    로오 경로에 의해 선택된 메모리셀의 데이타를 비트 라인으로 전송하는 단계와, 상기 비트 라인에 실린 데이타를 비트라인 센스앰프에 의해 센싱하는 단계와, 상기 비트라인 센스앰프에 의해 센싱된 데이타를 채널 버퍼에 임시로 저장하는 단계로 이루어진 프리페치 동작과,
    상기 채널 버퍼에 저장된 데이타를 데이타버스라인 센스앰프에 의해 센싱한 다음 데이타 출력 버퍼를 통해 출력하는 리드 동작과,
    로오 경로에 의해 선택된 메모리셀의 데이타를 비트 라인으로 전송하는 단계와, 데이타 입력 버퍼와 라이트 드라이버를 통해 입력된 라이트 데이타를 채널 버퍼에 임시로 저장하는 라이트 동작과,
    상기 채널 버퍼에 저장된 라이트 데이타를 비트 라인으로 전송하여 전하 공유하는 단계와, 상기 비트 라인에 실린 데이타를 비트라인센스앰프에 의해 센싱한 후 메모리 셀에 저장하는 단계로 이루어진 리스토어 동작을 구비한 것을 특징으로 하는 반도체 메모리 장치의 프리페치/리스토어 방법.
  2. 제 1 항에 있어서,
    상기 비트 라인의 데이타는 상기 비트라인센스앰프에 의하여 각각 전원전압과 접지전압 레벨로 센싱되는 것을 특징으로 하는 반도체 메모리 장치의 프리페치/리스토어 방법.
  3. 제 1 항에 있어서,
    상기 리스토어 동작 또는 라이트 동작 시에 발생하는 특정 신호를 제 1 신호라 하고, 상기 비트라인과 상기 글로벌 데이타 버스 라인을 연결하는 신호를 제 2 신호라 하면, 상기 프리페치 동작시에는 상기 제 1 신호의 비 활성화에 의하여 로오 경로를 따라 비트라인센스앰프 인에이블 신호가 활성화 되도록 하고, 상기 리스토어 동작시에는 상기 제 1 신호의 활성화에 따라 상기 비트라인센스앰프 인에이블 신호가 활성화 되지 못하도록 막고 있다가 상기 제 2 신호가 활성화 된 후 필요한 만큼의 지연시간 후에 상기 비트라인센스앰프 인에이블 신호가 활성화 되는 것을 특징으로 하는 반도체 메모리 장치의 프리페치/리스토어 방법.
  4. 반도체 메모리 장치의 프리페치/리스토어 방법에 있어서,
    로오 경로에 의하여 워드라인이 활성화되어 비트라인 쌍들에 셀들의 데이타가 전하 공유되어 실리는 단계와, 비트라인센스앰프 구동신호가 활성화되어 비트라인센스앰프를 구동하여 상기 비트라인 쌍들에 실린 데이타를 센싱하는 단계와, 상기 비트라인 쌍들과 글로벌데이타버스라인 쌍들을 연결하는 신호가 활성화되어 비트라인 쌍들에 실린 데이타를 글로벌데이타버스라인 쌍들로 전달하는 단계와, 상기 글로벌데이타버스라인 쌍에 실린 데이타를 채널 버퍼에 저장하는 단계로 이루어진 프리페치 동작과,
    로오 경로에 의하여 워드라인이 활성화되어 비트라인 쌍들에 셀들의 데이타가 실리는 단계와, 상기 비트라인 쌍들과 글로벌데이타버스라인 쌍들을 연결하는 신호가 활성화되어 글로벌데이타버스라인 쌍과 비트라인 쌍을 연결하는 단계와, 상기 글로벌데이타버스라인 쌍들에 라이트를 위한 데이타들을 전송하여 비트라인 쌍들로 전달하는 단계와, 비트라인센스앰프 구동신호가 활성화되어 비트라인센스앰프를 구동하여 비트라인에 실린 데이타를 센싱한 후 메모리 셀들에 데이타를 저장하는 단계로 이루어진 리스토어 동작을 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 장치의 프리페치/리스토어 방법.
  5. 제 4 항에 있어서,
    상기 비트 라인의 데이타는 상기 비트라인센스앰프에 의하여 각각 전원전압과 접지전압 레벨로 센싱되는 것을 특징으로 하는 반도체 메모리 장치의 프리페치/리스토어 방법.
  6. 제 4 항에 있어서,
    상기 리스토어 동작 또는 라이트 동작 시에 발생하는 특정 신호를 제 1 신호라 하고, 상기 비트라인과 상기 글로벌 데이타 버스 라인을 연결하는 신호를 제 2 신호라 하면, 상기 프리페치 동작시에는 상기 제 1 신호의 비 활성화에 의하여 로오 경로를 따라 비트라인센스앰프 인에이블 신호가 활성화 되도록 하고, 상기 리스토어 동작시에는 상기 제 1 신호의 활성화에 따라 상기 비트라인센스앰프 인에이블 신호가 활성화 되지 못하도록 막고 있다가 상기 제 2 신호가 활성화 된 후 필요한 만큼의 지연시간 후에 상기 비트라인센스앰프 인에이블 신호가 활성화 되는 것을 특징으로 하는 반도체 메모리 장치의 프리페치/리스토어 방법.
  7. 반도체 메모리 장치의 프리페치/리스토어 회로에 있어서,
    다수개의 메모리셀로 구성된 메모리셀 어레이부와, 상기 메모리셀의 데이타를 센싱하기 위한 비트라인 센스앰프부와,
    상기 메모리셀 어레이부에 리드할 데이타 또는 라이트할 데이타를 임시로 저장하는 채널 버퍼부와,
    프리페치 동작에서는 상기 메모리셀의 데이타가 비트라인 쌍에 실린 후 데이타버스라인으로 전송되기 전에 증폭하도록 비트라인센스앰프의 동작을 제어하고, 리스토어 동작에서는 워드라인이 활성화된 상태에서 데이타버스라인 쌍을 통해 들어온 데이타가 비트라인 쌍으로 실린 이후에 비트라인센스앰프가 동작하도록 제어하는 비트라인센스앰프제어부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 프리페치/리스토어 회로.
  8. 제 7 항에 있어서,
    상기 비트라인센스앰프제어부는, 상기 리스토어 동작 또는 라이트 동작 시에 발생하는 특정 신호를 제 1 신호라 하고, 상기 비트라인과 상기 글로벌 데이타 버스 라인을 연결하는 신호를 제 2 신호라 하면, 상기 프리페치 동작시에는 상기 제 1 신호의 비 활성화에 의하여 로오 경로를 따라 비트라인센스앰프 인에이블 신호가 활성화 되도록 하고, 상기 리스토어 동작시에는 상기 제 1 신호의 활성화에 따라 상기 비트라인센스앰프 인에이블 신호가 활성화 되지 못하도록 막고 있다가 상기 제 2 신호가 활성화 된 후 필요한 만큼의 지연시간 후에 상기 비트라인센스앰프 인에이블 신호가 활성화 되는 것을 특징으로 하는 반도체 메모리 장치의 프리페치/리스토어 회로.
  9. 제 8 항에 있어서, 상기 비트라인센스앰프제어부는,
    리스토어 신호를 수신하여 일정 구간만큼 에지 신호를 갖는 제 1 펄스신호를 발생하는 제 1 펄스신호발생부와,
    상기 비트라인 쌍들과 글로벌버스라인 쌍들을 연결하는 제 1 신호를 입력하여 일정 구간 지연된 신호를 발생하는 지연 회로부와,
    상기 지연 회로부를 통해 지연된 상기 제 1 신호를 수신하여 일정 구간만큼 에지 신호를 갖는 제 2 펄스 신호를 발생하는 제 2 펄스신호발생부와,
    상기 제 1 및 제 2 펄스신호발생부의 출력 신호와 상기 리스토어 신호를 입력으로 하는 NAND 래치와, 상기 NAND 래치의 출력신호와 상기 리스토어 신호를 입력으로 하는 NAND 게이트로 구성된 래치부와,
    상기 래치부의 출력 신호와 워드 라인이 활성될때 발생하는 신호(sg)를 입력으로 하는 NAND 게이트 및 인버터로 구성된 논리 회로부로 구성된 것을 특징으로 하는 반도체 메모리 장치의 프리페치/리스토어 회로.
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