JPH05507579A - 集積真空超小型電子素子の製造方法及びその構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 集積真空超小型電子素子の製造方法及びその構造［発明の分野］ 本発明は、全般的に、新しい集積化真空超小型電子素子（ＶＭＤ）と、これを製 作するための方法に関するものである。真空超小型電子素子には、複数の独特な ３次元構造、すなわち、鋭い電界放出ティップ１．好ましくは真空環境内におけ る制御グリッド構造内部でのティップの正確な位置合せ、およびティップから放 出された電子を集める陽極が必要である。

［相互参照コ この特許出願は１９９０年７月１８日に米国において出願された米国特許出願第 ５５５２１３号と関連し、引用をもって、その開示を本明細書に組み込む。

口発明の背景］ 電子システムの設計者は、何年間も半導体素子の設計と改良の方法について考え てきた。かつてエレクトロニクスの大黒柱であった真空管には、ガラス製外囲器 の内部で機械的に組み立てられた構造が小型化と集積化を妨げ、熱陰極が消費電 力を高く保つという限界があった。最近、この分野で、以前の制約から逃れる機 会を提供する重大な進歩があった。今や、半導体製造技術を使用して、超小型の 構造を開発し、それらを多数集積することが可能である。これらの超小型構造を 電界放出電子源と組み合わせると、加熱式陰極を必要としない超小型真空管構造 を製造することができる。マイクロメートル程度の寸法であるこれらの構造を用 いると、多数の半導体素子が単一チップ上に製造されるのと同様に、単一の基板 上で多数の素子を集積することが可能になる。

現在使用されている真空超小型電子素子には、真空スペース、好ましくは半径１ １００ｎ以下の鋭い電界放出ティップ（先端）、および抽出制御電極構造内部で のティップの正確な位置合せを含む、複数の独特な３次元構造が必要である。

真空超小型電子素子には、電界放出陰極と、ある広がりの真空スペースや、陰極 ティップと対向する陽極など追加の構造が含まれ、ティップと陽極の間に位置す る正確に位置合せされた追加の制御電極はあることもないこともある。

こうした真空超小型電子素子を利用する電界放出表示素子は、この基本的な電界 放出構造を使用し、ある広がりの真空スペース、陰極ティップと対向する蛍光表 面、電子流を収集または制御する追加の電極など、追加の構造を付加する。個々 の真空超小型電子素子または表示素子あるいはその両方からなるグループを組立 中に電気的に相互接続して、集積回路または表示装置あるいはその両方を形成す ることができる。

真空超小型電子素子には、複数の独特な特徴がある。この素子は、ピコ秒以下の スイッチング速度を有すると期待され、一部では、可能な最高速の電子素子であ ると考えられている。

この素子は、絶対零度付近から、主にその構成材料によって限定される摂氏数百 度までの範囲の温度で動作する。この素子の構造は、はとんどすべての導体材料 および絶縁材料から製造できる。これらの材料は、本来、放射線を通し難い。ま た、この素子は、電流ではなく電荷によって制御されるので、非常に効率的であ り、高電界エミッタを使用すれば、従来の真空素子の熱電子放出ヒータが不要に なる。

米国特許第４７２１８８５号明細書およびアイボール・プロディ（Ｉｖｏｒ　Ｂ ｒｏｄｉｅ）の論文“Ｐｈｙｓｉｃａｌ　Ｃｏｎ５ｉｄｅｒａｔｉｏｎｓｉｎ　 Ｖａｃｕｕｍ　Ｍｉｃｒｏｅｌｅｃｔｒｏｎｆｃｓ　Ｄｅｖｉｃｅｓ”　＋　Ｉ ＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、 　Ｖｏｌ、　３６．　Ｎｏ、　ＩＬ　Ｉ）　１）　、　２６４１〜２６４４．１ ９８９年１１月に、電界放出超小型三極管が記載されている。この二極管は、金 属または高導電度半導体のベース電極に取り付けられた金属の円錐からなってい る。この円錐の高さは“ｈ″で与えられ、陰極ティップの曲率半径は“ｒ”であ る。金属の陽極は、第２の絶縁層によって、円錐のティップから“ｄ”の距離に 保持される。この円錐ティップは、厚さ“ｔ”のゲート電極（または第１陽極） 内の、半径“ａ”の円形の孔の中心にある。ベース電極とゲート電極の間に適当 な正の電位差を印加すると、陰極ティップの位置に電界が発生して、電子がこの ティップをトンネル効果で通り抜けて真空スペースに入り、陽極に向って移動で きるようになる。ティップでの電界と、したがって放出される電子の量は、ゲー ト電位を変化させることによって制御できる。

これらの電界放出陰極構造はほとんどどのような寸法にも作ることができ、離散 形素子として使用できるが、それらの最高の性能及び主な用途は、極端な小型化 、大規模なアレイ、及び複雑な超大規模の回路集積から生じるものと考えられる 。

非熱電子電界エミッタ、電界放出素子及び電界放出表示装置はすべて当技術分野 で周知である。電界放出陰極構造の製造は、上記素子にとって共通の重要な要素 なので、まずこの技術を取り上げる。材料（絶縁体及び導体／電界エミッタ）は すべて、すべての電界放出陰極に共通な特別の鋭い縁部（ブレード）または先端 （ティップ）構造を除いて、比較的一般的な付着及びリングラフィ加工技術によ って付着され、加工される。この技術は、大まかに５種に分類することができる 。

第１の種類は、陰極ティップ構造が材料の直接的付着によって形成される初期の 種類の１つである。この種のものの一例はＣ，Ａ、スピンド（Ｓｐｉｎｄｔ）の 論文　“Ａ　Ｔｈｉｎ−Ｆｉｌｍ　Ｆｉｅｌｄ−Ｅｍｉｓｓｉｏｎ　Ｃａｔｈｏ ｄｅ”ｔ　Ｊ、　Ａｐｐｌ、　Ｐｈｙｓ、、　Ｖｏ　１．３９＋　Ｎｏ。

７、　ｐｐ、３５０４−３５０５　（１９６８年）に例示されており、尖ったモ リブデンの円錐形のエミッタが、モリブデン陽極層の孔の内部及びモリブデン陰 極層上に形成される。これら２つの層は、陽極層の孔の区域で陰極層までエツチ ング除去された絶縁層によって分離される。この円錐は、陽極層及び陰極層を含 む回転基板上に、モリブデン及びアルミナを直角及び急角度でそれぞれ同時に付 着させることによって形成される。新たに付着されたアルミナは、選択的に除去 される。同様の作業が、米国特許第３７５５７０４号明細書にも開示されている 。

第２の種類は、シリコン等の単結晶材料の配向依存性エツチングを使用するもの である。配向依存性エツチングの原理は、材料の特定の結晶面を優先的に腐食す ることである。マスキング材でパターン付けした単結晶材料を使用することによ り、異方性エツチングされる区域が、材料の基本結晶形の明確に画定された縁部 及び先端部で交差するスロー・エツチング面によって区切られる。エツチング、 材料及び配向を適切に組み合わせると、電界エミッタとして使用可能な非常に鋭 く画定された先端部を得ることができる。米国特許第３６６５２４１号はこの方 法の一例であり、１つまたは複数のアイランドのエツチング・マスクを単結晶材 料の上に置き、次にこの単結晶材料を、材料のある結晶面を他の結晶面よりも速 く腐食させるエツチング液を使ってエツチングして、スロー・エツチング面によ って区切られたエツチング・プロフィルを形成する（配向依存性エツチング）。

スロー・エツチング面がマスクの中央部の下に集中するとき、鋭い縁部及び先端 部を備えた多面体の幾何形状が形成され、その形はエツチング液、結晶の配向及 びマスクの形によって決まる。配向依存性の異方性エツチングはティップを形成 するための確立された方法であるが、Ｎ、Ａ、ケイド（Ｃａｄｅ　）等の論文“ ＷｅｔＥｔｃｈｉｎｇ　ｏｆ　Ｃｕ５ｐ　Ｓｔ、ｒｕｃｔｕｒｅｓ　ｆｏｒ　Ｆ ｉｅｌｄ−Ｅｍｉｓｓｉｏｎ　Ｄｅｖｉｃｅｓ″。

ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ ＋　Ｖ　ｏ　Ｉ　、　３８　、　Ｎｏ、１１．　ｐｐ、２７０９−２７１４　（ １９８９年１１月）で考察されているように、これらの鋭いティップを鈍くしく すなわち、陰極ティップの半径を減少させ）、シたがって、電界エミッタとして のそれらの効果を低下させるという悪影響もある。

第３の種類は、等方性エツチングを使って構造を形成するものである。等方性エ ツチングは全方向で均一にエツチングする。マスクすると、マスクの縁部を弧の 中心点として、マスキング材料の下で一般的な等方性エツチング・プロフィルが 描かれる。弧の半径はエツチング深度に等しい。分離されマスクされたアイラン ドの周りのエツチングによって、エツチング・プロフィルがマスクの中央部に集 中し、電界エミッタとして使用可能な、エツチングされていない材料の鋭いティ ップが残る。この−例が、米国特許第３９９８８７８号明細書に例示されている 。この一般的な種類では、リソグラフィによって形成された耐食性材料のアイラ ンドを使って、エミッタ材料をマスクする。エミッタ材料を、等方性エツチング ・プロフィル（縁部からレジストの下側に延びる半径を有する円形の垂直プロフ ィル）を形成する等方性エツチング液でエツチングする。エツチング・プロフィ ルがあらゆる方向からマスクの中央部の下側に集中するとき、鋭い先端またはテ ィップが得られる。後続の処理で構造に抽出電極を付加することができる。

第４の種類は、酸化処理を使ってエミッタ材料を酸化することによりティップを 形成するものである。酸化マスクの下の酸化プロフィルは、マスクの下の等方性 エツチング・プロフィルと実質的に同等であり、プロフィルが円形マスクの下に 集中するときと同じティップ構造を形成する。酸化された材料を除去すると、酸 化されていないティップは電界エミッタとして働くことができる。米国特許第３ ９７０８８７号明細書にこの処理が例示されている。この種類の処理は等方性エ ツチングの種類に非常に類似している。シリコン等の電子放出材料の基板を使用 する。熱成長酸化層を基板上に成長させ、次にリングラフィによって特徴形状を 設け、エツチングして、二酸化シリコンの１つまたは複数のアイランドを形成す る。次に基板を再び酸化するが、その間に前に形成された酸化物のアイランドが 、それらのアイランドの下のシリコンの酸化を遅らせる働きをする。その結果得 られる酸化プロフィルは、等方性エツチング・プロフィルに非常に類似しており 、同じようにアイランドの下に集中し、シリコン中に鋭い先端プロフィルが残る 。このプロフィルは、酸化物を除去することによって露出させることができる。

この例では、ティップを形成した後で抽出電極を構造に付加する。窒化シリコン 等の他のマスキング材を使って、同様に酸化を遅延させ、所望の鋭い先端プロフ ィルを作り出すことができる。

第５の種類は、ビットをエツチングするものである。このビットは、エミッタ材 料用の鋳型として使用され、その後エツチングによって除去される、消耗材料中 の所望の尖端形状の逆である。米国特許第４３０７５０７号明細書はこの技術の 限定的実施例を例示している。マスキング材の孔を、リングラフィによって単結 晶シリコン基板上に形成する。マスク孔を介して基板に配向依存性エツチングを 施し、所望の尖端形状の逆の形のエッチ・ビットを形成する。マスクを除去し、 放出材料の層を表面の上に付着して、ピットを埋める。次に鋳型のシリコンをエ ツチング除去し、ピットの尖ったレプリカを解放する。このピットの鋭い先端部 は電界エミッタとして使用することができる。この特許は、集積された抽出電極 の使用を開示していない。

上述のエミッタ形成技術はすべて、いくつかの制限をもつ。

配向依存性エツチングは単結晶エミッタ材料の基板の使用を必要とする。これら 技術のほとんどすべては、基板をエミッタ材料で作成するか、または被覆するこ とを必要とする。それらのほとんどすべてでは最初にエミッタを形成するが、そ のため後続の電極層の製造が複雑になり、真空超小型素子が完全に機能するには 真空スペースが必要となる。

使用される方法、または特定の加工方式が、十分に小さな半径の電界放出ティッ プを作り出さないことがある。当技術は、この半径をさらに小さくするためにテ ィップを鋭くするいくつかの方法を含む。カンビシＣＣａｍｐｉｓｉ　）　’４ １７）　’Ｍｌ　文、“Ｍｉｃｒｏｆａｂｒｉｃａｔｉｏｎ　Ｏｆ　Ｆｉｅｌｄ 　Ｅｍｉｓｓｉｏｎ　Ｄｅｖｉｃｅｓ　Ｆｏｒ　ＶａｃｕｕｍＩｎｔｅｇｒａｔ ｅｄ　Ｃ１ｒｃｕｆｔｓ　Ｕｓｉｎｇ　０ｒｔｅｎｔａｔｉｏｎ　Ｄｅｐｅｎｄ ｅｎｔ　Ｅｔｃｈｉｎｇ″。

Ｍａｔ、Ｒｅｓ、Ｓｏｃ、Ｓ”！ｍｐ、Ｐｒｏｃ、ｌ　Ｖｏ　Ｉ。

７８、ｐｐ、８７−７２　（１９８７）には、等方性エツチングでシリコン・テ ィップをゆっくりエツチングすることにより、シリコン・ティップを鋭くするこ とが報告されている。

Ｗ、Ｊ、オービス（叶ｖｉｓ　）等の論文“Ａ　Ｐｒｏｇｒｅｓｓ　Ｒｅｐｏｒ ｔＯｎ　Ｔｈｅ　Ｌｉｙｅｒｍｏｒｅ　Ｍｉｎｉａｔｕｒｅ　Ｖａｃｕｕｍ　Ｔ ｕｂｅ　Ｐｒｏｊｅｃｔ″、ＩＥＤＭ８９．ｐｐ、５２９−５３１　（１９８９ ）には、シリコン・ティップを熱酸化し、次に酸化物をエツチング除去すること により、シリコン・ティップを鋭くすることが報告されている。米国特許第３９ ２１０２２号明細書も、円錐または角錐形電界エミッタのティップに複数のティ ップまたはティップレットを設ける新規な方法を開示している。

二極または二極のＶＭＤ構造を作成する様々な方法が、当技術分野で報告されて きた。その１例として、オーヴイス（Ｏｒｖｉｓ）他の論文“Ａ　Ｐｒｏｇｒｅ ｓｓ　Ｒｅｐｏｒｔ　Ｏｎ　Ｔｈｅ　ＬｉｖｅｒｍｏｒｅＭｉｎｉａｔｕｒｅ　 Ｖａｃｕｕ＋ａ　Ｔｕｂｅ　Ｐｒｏｊｅｃｔ”　、　ＩＥＤＭ＋　８９　＋　１ ）　ｐ、　５２９〜５３１，１９８９年には、配向依存エツチングまたは等方性 エツチングによって形成されたシリコン・エミッタを使用する方法が記載されて いる。リングラフィによってパターン付けされドーピングされた多結晶シリコン の陽極層とグリッド層が、低密度ガラスの層によって、エミッタから分離され、 かつ互いに分離される。

Ｈ，Ｈ，パスタ（Ｂｕｓｔａ　）等の論文“Ｆｉｅｌｄ　Ｅｍｉｓｓｉｏｎ　ｆ ｒｏｇＴｕｎｇｓｔｅｎ−Ｃ１ａｄ　５ｉｌｉｃｏｎ　Ｐｙｒａ＋＊ｉｄｓ″　 ＋　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎＥｌｅｃｔｒｏｎ　Ｄｅｖｉｃ ｅｓ＋　Ｖｏ　１．３８．Ｎｏ、Ｉ　Ｌ　ｐｐ、２６７９−２８８５　（１９８ ９年１１月）で例示されているように、これらの陰極ティップまたは錐体上にコ ーティングまたはクラッドを施して、陰極ティップの特性を増強または修正する ことが現在可能である。

この発展途上の真空超小型電子素子の分野で、当技術はまた、これらの電界放出 陰極及び抽出電極が表示用等の実際の用途でどのように使用できるかを示し始め た。米国特許第４８５７７９９号明細書は、電界エミッタ及び抽出電極を含む基 板を、全体として１つのカラー表示装置を構成する、陽極導体及び細長い鱗片を 含む独立した透明な窓にどのように結合できるかを示す。真空マイクロエレクト ロニクス型構造を使ったもう１つのカラー表示装置が、米国特許第３８５５４８ ９号で特許を受けている。

この特許明細書では、ブリッジ構造の形成を可能にすると同時に、真空超小型電 子素子に望ましくないアンダカットを大幅に減らすことのできる、エツチング方 法も開示されている。

要約すると、通常の電界放出真空超小型素子は、制御または抽出電極あるいはそ の両方で取り囲まれ、陽極表面に向かって尖った、先の尖った陰極から作られる 。この陰極ティッ、プは、尖端またはブレードのプロフィルをもっことができる 。

これらの素子を製造する際の重要な技術の１つは、好ましくは１Ｏ−１００ｎｉ ｌ程度の半径を有する鋭い電界放出（陰極）ティップを形成することである。最 も一般的な形成方法には、配向依存性エツチング、等方性エツチング及び熱酸化 がある。

［発明の概要及び目的コ 本発明は、その１様態では、 ａ）少なくとも１つの導電性材料を有する基板に、少なくとも１つの孔を設ける ステップと、 ｂ）少なくとも１つの材料で、カスプを形成するのに十分なだけ上記孔の少なく とも一部分を埋めるステップと、Ｃ）電界の影響下で電子を放出できる材料の少 なくとも１つの層を付着し、上記カスプの少なくとも一部分を埋めてティップを 形成するステップと、 ｄ）少なくとも１つのアクセス孔を設けて、カスプの下側の材料の除去を容易に するステップと、 ｅ）電子放出材料のティップの少な（とも一部分と、基板内の導電性材料の少な くとも一部分とを露出するために、カスプの下側の材料を除去し、これによって 、少なくとも１つの集積真空超小型電子素子を形成するステップとを含む、少な くとも１つの集積真空超小型電子素子を製作する方法を開示する。

本発明は、もう１つの様態では、 ａ）基板内に少なくとも１つの孔を設けるステップと、ｂ）少なくとも１つの絶 縁性材料を付着し、孔を埋めてカスプを形成するステップと、 Ｃ）電界の影響下で電子を放出できる材料の少なくとも１つの層を付着し、カス プの少なくとも一部を埋めてティップを形成するステップと、 ｄ）少なくとも１つのアクセス孔を設けて、カスプの下側の材料の除去を容易に するステップと、 ｅ）アクセス孔を介して、孔内のすべての材料を除去し、電子放出材料のティッ プの少なくとも一部分と、基板内の導電性材料の少なくとも一部分とを露出させ 、それによって、少なくとも１つの集積真空超小型電子素子を形成するステップ と を含む、少なくとも１つの集積真空超小型電子素子を製作する方法を開示する。

本発明のさらに別の様態では、電界放出ティップと、チェンバに通じる少なくと も１つのアクセス孔とを有する電子放出材料を備え、電界放出ティップが、チェ ンバ内にあって少なくとも１つの材料によって分離された陽極と対向することを 特徴とする、集積真空超小型電子素子が開示される。

本発明の集積真空超小型電子素子はまた、別のティップから電気的に分離された 少なくとも１つのエミッタ・ティップを有することができ、あるいは少なくとも １つのティップを別の電気部品と電気的に接続することができる。同様に、陽極 を電子表示装置の一部分とすることも可能であり、この素子自体を電子表示装置 内で使用することも可能である。

本発明の１つの目的は、制御電極（ゲート）の内部で位置合せされ、電子収集電 極（陽極）に対して直径方向に対向する電界エミッタ・ティップからなる、１つ または複数の真空超小型電子素子を製造することである。

本発明の別の目的は、ゲート構造なしに機能する、より簡単な二極管構造を作成 できるように、基本工程を修正することである。

本発明の別の目的は、たとえば、四極管（２ゲート）、二極管（３ゲート）など 、より複雑な素子を形成するために、追加のゲート構造を追加することである。

本発明の別の目的は、新規の２段エツチング・シーケンスを使用することによっ て、この工程の非生産的なアンダカットを制限することである。

本発明の別の目的は、少なくとも１つのＶＭＤ素子を相互接続して集積回路を形 成することである。

本発明の別の目的は、少なくとも１つのＶＭＤ素子を別の電子素子に接続するこ とである。

本発明の諸口的は、孔への絶縁体の共形付着によって、先端の尖った鋭い電界放 出ティップを形成するための鋳型として使用できる対称形のカスプが形成される という、新規の製造方法を使用することによって達成できる。カスプを形成させ るのは、物理的な孔に過ぎないので、この孔は、完成した素子の電極として動作 することのできる、導体と絶縁体を交互に積み重ねた層を含めて、任意の安定な 材料から生成することができる。たとえば、２つの電極（陽極とエミッタ）は、 簡単な二極管を形成し、３個、４個または５個の電極は、それぞれ、二極管、四 極管または二極管を形成する。さらに、このカスプは、孔の中心に自動的に位置 合せされるので、これらの電極の中心にも位置合せされる。この素子の基本構造 は、電界の影響の下で電子を放出できる材料、すなわち電子放出材料でこのカス プを埋めることによって完成する。電子放出材料内に作成されたアクセス孔を用 いると、その孔とエミッタ材料の下側からカスブ形成層の絶縁体を取り除くこと ができ、したがって、空間を形成し、カスプによって成形されたエミッタ（電界 放出陰極）の鋭いティップを解放することができる。

この方法は、特定の１組のエミッタ、導体または絶縁体の材料だけに限定される ものではない。異なる多くの材料または材料の組合せを、この方法と共に容易に 使用することができる。

鮮鋭なエミッタ・ティップを製造するために、カスブ絶縁体材料を除去すると、 このエミッタの下から材料が除去されて、ティップが解放されるが、これには、 たとえば、等方性エツチングを使用する必要がある。等方性エツチングのみを使 用すると、非生産的なアンダカットが過剰に生じることになる。この非生産的な アンダカットは、構造を弱クシ、不要なスペースを占める働きしかしない。この 制限を取り除くために、新規の２段エツチング法を使用して、この非生産的なア ンダカットを最小にする。この方法では、エミッタ・ブリッジの［１に１つずつ 真空スペースをまたぐ２つのアクセス孔を形成する。これらのアクセス孔は、意 図的に真空スペースの孔とオーバラップされている。さらに、これらのアクセス 孔は、カスプ絶縁体のエツチング液に、真空スペースを空にさせる。反応性イオ ン・エツチング（ＲＩＥ）を使用して、絶縁体を、真空スペースの孔の底面まで ずっとアンダカットなしに選択的にエツチングする。その後、選択的等方性エツ チング（湿式またはプラズマ式）を使用して、ブリッジの下から絶縁体の仕切壁 を除去し、したがって、エミッタ・ティップを解放し、真空スペースの開口部を 生成し、またはチェンバを形成する。他の露出した絶縁体エツジ上に生じるアン ダカットは、両側からエツチングされるので、この仕切壁の厚さの半分に等しい 量までに制限される。

電極が単純な導体から作られているので、素子の相互接続は、同じ層を使用して 、垂直方向に絶縁体内のバイアを介して実施できる。こうすると、余分の配線層 が不要となり、素子接続開口部の平均数の減少によって、製造全体、ターンアラ ウンド時間および素子面積が非常に単純になる。

受動素子も容易に製造される。たとえば、通常の絶縁層にまたがってコンデンサ を製造することができ、これによって垂直方向の層の容量性結合（たとえば、あ る素子のプレート・レベルから別の素子のグリッド・レベルへ）さえもが可能に なる。また、トレンチ技術を使用して、コンデンサを基板内に集積することもで きる。金属酸化物の使用は、抵抗要素のよい例である。これも、垂直の導体レベ ルの間で行うことも、別の要素とすることもできる。

［図面の簡単な説明］ 第１Ａ図は、絶縁性基板の上に導電層を有するＶＭＤのベースの断面図である。

第１Ｂ図は、導電性基板の上に導電層と絶縁体層を有する、ＶＭＤのベースの別 の実施例の断面図である。

第２図は、グリッド絶縁体とグリッド導体とをその上に有する第１Ａ図のベース の断面図である。

第３図は、ＶＭＤ構造の一部がエツチングされた状態の断面図である。

第４図は、カスプ形成材料の付着を示す断面図である。

第５図は、電子放出材料の付着を示す断面図である。

第６図は、電子放出材料を貫通するアクセス孔を示す断面図である。

第７Ａ図は、等方性エツチングの結果として得られる完成したＶＭＤ三極管の断 面図である。

第７Ｂ図は、異方性エツチングの結果として得られるＶＭＤ三極管の断面図であ る。

第８図は、第７Ｂ図の構造の等方性エツチングの結果として得られる完成したＶ ＭＤ三極管の断面図である。

第９Ａ図は、本発明の教示に従って作成されたＶＭＤ二極管の断面図である。

第９Ｂ図は、本発明の教示に従って作成されたＶＭＤ二極管の別の実施例の断面 図である。

第８Ｃ図は、本発明の教示に従って作成されたＶＭＤ二極管の第３の実施例の断 面図である。

第９Ｄ図は、本発明の教示に従って作成されたＶＭＤ二極管の第４の実施例の断 面図である。

第１０図は、本発明の教示に従って作成された完成した■ＭＤ五極管の断面図で ある。

〔発明の詳細な説明コ 本発明は、１つまたは複数の集積真空超小型電子素子を集積製造するための新し い技術と構造を記載するものである。

集積真空超小型電子素子の製造の主要な要素の１つが、丸い孔への共形付着によ って形成されるカスブの使用である。

他の対称形の孔の形状も単一の尖ったカスブを生じるが、丸い形状の孔が最適の カスブを生じる。

導電性材料からなる層を、導電性材料の複合層から製造して、ティップの末端が 積層材料または複合材料からなるようにすることもできる。

同時に真空スペースを形成する等方性エツチングを使用して、このテンプレート をエツチング除去すると、エミッタ尖端が得られる。このティップは、この素子 に必要な小さな半径（たとえば、１０ｎｍから１１００ｎの間）を育することが 好ましいが、必要なら、少量の導体ティップを等方性エツチングまたは酸化する ことによって、このティップをさらに尖らせて、所望のティップ半径を実現する ことができる。

材料、付着技術（スパッタリング、ＣＶＤ１はんだ付けなど）、およびエツチン グ技術（湿式、乾式、イオン式など）または追加のパターン形成技術の様々な異 なる組合せが、この製造ステップに使用できることに特に留意されたい。

垂直集積のもう１つの方法は、数組の素子層全体を別の１組の上に積み重ねるこ とである。これらの素子は、単結晶シリコンなど特別な材料に依存しないので、 半導体や多層セラミック・パッケージなど他の技術の上に、これら数組の素子層 を集積することも可能である。

真空超小型電子素子構造およびその製造方法の詳細な説明を簡単にするため、繰 り返し参照されるものには、予め定義し命名したいくつかの処理シーケンスまた は定義を使用する。

本書で使用する場合、真空超小型電子素子（ＶＭＤ）という用語は、ダイオード のみならず、この方法を用いて製造される、三極管、四極管、三極管または他の 任意の素子を、それらの相互接続を含めて意味する。基本的には、ＶＭＤは。

少なくとも尖ったエミッタ（陰極）ティップ及びコレクタ（陽極）を備え、絶縁 体でエミッタを分離する、任意の素子であり、好ましくは、エミッタからコレク タへの電子の直接的な伝達があるものである。

「リソグラフィによって画定される」という用語は、以下の工程ステップから成 る処理シーケンスを指す。第１に、ある形の化学線、たとえば、光、電子ビーム 、またはＸ線に対してポジティブまたはネガティブに敏感なマスキング層を当該 の表面に付着する。第２に、この層をパターン通りに適当な化学線に露出させ、 現像して、マスキング層を除去し、下側にある表面を所望のパターンで霧出させ る。第３に、露出された表面をエツチングして、必要に応じて下地材料の全部ま たは一部を除去する。第４に、マスキング層の残りの区域を除去する。

「リングラフィによって画定される」という用語はまた、次の「リフトオフ処理 」を指すことがある。材料層中に、前述の工程で生成されたのと同じ必要なパタ ーンを形成する。

この処理は、所望のパターン付けされた材料層を受け取るべき表面から出発する 。第１に、ある種の化学線、たとえば、光、電子ビーム、またはＸ線に対してポ ジティブまたはネガティブに敏感なマスキング層を表面に付着する。第２に、こ の層をパターン通りに適当な化学線に露出させ、現像して、マスキング層を選択 的に除去し、下側の表面を所望の材料層が残るパターンとして露出させる。付着 、露出及び現像工程は、残ったマスク像の縁部が負のプロフィルまたはアンダカ ット・プロフィルを存するように制御する。第３に、蒸着等の視線付着法により 、開放区域及びマスクで覆われた区域の両方の上に所望の材料を付着する。最後 に、マスク材料をたとえば溶解によって除去して、それを覆う材料を解放し、そ れを洗い流す。

「導電性材料］、「導体層」または「導電性基板」という用語は、電気導体であ る広汎な種類の材料のいずれかを指す。

一般的な例としては、元素ＭＯ１ｗ、Ｔａ１Ｒｅｓ　ＰｔｖＡｕｌＡｇｓ　Ａｆ ｔ　Ｃｕｓ　Ｎｂｚ　Ｎｉｔ　Ｃｒｓ　Ｔｉｓ　Ｚｒ５Ｈｆ１これらの元素を２ 種類以上含む合金または固溶体、Ｓ　１％　Ｇ　ｅまたは通常ＩＩＩ−Ｖ族化合 物と呼ばれる化合物等のドープされたまたはドープされていない半導体、及び種 々の窒化物、硼化物、ｃｕｂｉｄｅ　（たとえば、ＬａＢａ）及びいくつかの酸 化物（たとえば、ＳｎＳｎ１Ａ　ＩｎＳｎの）などの非半導体がある。

「絶縁材料」、「絶縁層」または「絶縁性基板」という用語は、電気絶縁体であ る広汎な種類の材料、特にガラス及びセラミック類を指す。一般的な例としては 、ダイアモンド形（結晶質または非晶質）の炭素等の元素、サファイア等の単結 晶化合物、Ｓ　１１Ａｌ、Ｍｇｔ　Ｃｅのいくつかの酸化物、Ｃａ及びＭｇのい くつかの弗化物、シリコンのいくつかの炭化物及び窒化物等のガラス類及び多結 晶または非晶質化合物、及びアルミナやガラス・セラミック等のセラミック類が ある。

「電子放出材料」、「エミツタ層」または「エミッタ材料」という用語は、電界 の影響下で電子を放出することができる任意の材料を指す。一般的な例としては 、上記の例に挙げたもの等の任意の電気導体、及び希土類元素の硼化物、１）希 土類またはアルカリ土類（Ｃａ％　Ｓ　ｒまたはＢａ等）の硼化物と２）遷移金 属（ＨｆまたはＺｒ等）の硼化物とから成る固溶体がある。エミッタ材料は単層 構造、複合構造または多層構造にすることができる。−例として、多層エミッタ は、仕事関数増強層、堅固なエミツタ層、スパッタ抵抗層、高性能導電層、熱伝 導層、物理的強化層または補強層を１つまたは複数追加して含むことができる。

この多層複合体はエミッタ材料及び非エミッタ材料の両方を含むことができ、こ れらの材料はすべて相乗的に作用して、エミッタ性能を最適化することができる 。この−例はＨ，Ｈ，パスタ（Ｂｕｓｔａ　）等の論文“Ｆｉｅｌｄ’Ｅ＋１ｓ ｓｉｏｎ　ｆｒｏｍ　Ｔｕｎｇｓｔｅｎ−Ｃ１ａｄ　ＳｉｌｉｃｏｎＰｙｒａｍ ｉｄｓ’　＋　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ 　Ｄｅｖｉｃｅｓ＋　Ｖｏｌ、３８．Ｎｏ、１１．ｐｌ）、２８７９−２８８５ 　（１９８９年１１月）で論じられており、陰極ティップの特性を増強または修 正するためにこれらの陰極ティップまたは錐体にコーティングまたはクラッドを 使用することが示されている。

このコーティングまたはクラッドは、所望のティップ構造を形成できない場合、 または陰極エミッタ用の所望のティップ構造を形成することが困難な場合にも使 用できる。

「付着された」という用語は、半導体業界全体で一般的に慣用されている、材料 に適した任意の層形成法を指す。スパッタリング、化学蒸着、電気めっきまたは 無電解めっき、酸化、蒸着、昇華、プラズマ蒸着、陽極酸化、陽極蒸着、分子線 蒸着、フォトデポジシロン等の付着技術の１つまたは複数を前述の材料に使用す ることができる。

本書で使用する場合、「ティップ」という用語は、尖った突起のみならずブレー ドをも意味する。ブレード等、尖端以外の電界エミッタ形状がときどき使用され る。ブレードは、孔が狭くて細長い区間である点を除き、同じ方法を使って形成 される。ブレードの鋭い縁部の形状は、たとえば直線状または円形、すなわち、 直線または曲線状の線分にすることができる。

カスブ形成材料から最終的にカスプを形成するために使う孔は、アブレージビン 、穴あけ、エツチング、イオン・ミリングまたは成形のうちから選択された方法 によって形成することができる。孔はまた、異方性エツチング、イオン・ビーム ・エツチング、等方性エツチング、反応性イオン・エツチング、プラズマ・エツ チング、ウェット・エツチングのうちから選択されたエツチング技術を使ってエ ツチングすることもできる。孔のプロフィルは、深さが変わってもその寸法を一 定にすることもでき、深さによって変えることもできる。

カスブ形成材料は、共形付着することが好ましい。カスブ形成材料は、絶縁性材 料とすることができ、また多層から構成することもできる。

電子放出ティップの下から材料を除去するために形成されるアクセス孔は、アブ レージ目ン、穴あけ、エツチング、またはイオン・ミリングのうちから選択され た方法によって形成することができる。アクセス孔はまた、異方性エツチング、 イオン・ビーム・エツチング、等方性エツチング、反応性イオン・エツチング、 プラズマ・エツチング、ウェット・エツチングのうちから選択されたエツチング 技術を使ってエツチングすることもできる。同様に、カスプの下の材料は、溶解 またはエツチングのうちから選択された方法によって除去することができる。

基板は、絶縁体でよく、隣接する電気構造の間の絶縁の一部として働く。絶縁性 基板は、寄生容量を最小にするのに特に有用であり、これによって、素子の周波 数応答を大きく改善することができる。透明な絶縁性基板は、表示装置の応用分 野で特に有用である。この場合、基板は、発光構造と制御回路の両方をその上に 一緒に集積することのできる表示窓として働くこともできる。

基板を導電性材料から製造することもできる。導電性基板は、共通の陽極（プレ ート）や共通のバイアス電圧導体などの機能構造の一部分として働くこともでき る。あるいは、簡単な絶縁層を追加して、導電性基板を電気素子から絶縁するこ ともできる。

基板は、導電性材料または絶縁性材料のいずれかから製造されたものであれ、主 に、その後の機能層と処理のための物理的支持体として働く。

第１Ａ図および第１Ｂ図は、この素子のベース構造を示す図である。真空超小型 電子素子を絶縁性基板１０上に形成する場合、第１Ａ図に示すように、導電性の 薄膜または層である陽極層１３を、絶縁性基板１０上に直接付着する。絶縁性基 板１０は、二酸化シリコン材料製とすることができるが、前述の他の材料を使用 することも可能である。ドーピングされたポリシリコンが、陽極層１３用の典型 的な材料であるが、前述の他の導電性材料を使用することも可能である。

導電性基板を共通の陽極として使用する場合、あるいは導電性基板が電気的バイ アスを加えたＰ−Ｎ接合によって分離された、ドーピングされた半導体材料であ る場合には、その基板を直接使用することができる。非半導体の導電性基板（ま たは、Ｐ−Ｎ接合のないドーピングされた半導体基板）を電気素子から絶縁する 場合には、絶縁層を付着し、続いて陽極の導電層を付着する。

第１Ｂ図に示すように、電気的に絶縁可能なＶＭＤ素子を導電性基板１１上に形 成する場合には、この導電性基板１１上に、絶縁性薄膜または絶縁体層１２を付 着する。その後、導電性の薄膜または層である陽極層１３（ドーピングされたポ リシリコンでよい）を、絶縁体層１２上に付着する。導電性基板１１の材料は、 シリコン材料とすることができる。絶縁体層１２は、導電性基板１１のシリコン 材料を酸化することによって形成でき、あるいは当技術分野で既知の他の手段に よって付着することができる。導電性基板１１または絶縁体層重２用として同様 に許容される他の材料については、既に述べた。

基本的な基板構成を決定すると、その後のステ、プは同じになることがあり得る 。本発明を実施するための最善の態様を説明するために、第１Ａ図の基板構成を 使用する。たたし、第１Ｂ図の基板構成を使用する場合であっても、結果として 同様の素子が得られるはずである。

第２図に示すように、たとえば陽極層１３のドーピングされたポリシリコンを酸 化するか、あるいは絶縁性のガラス層を付着するなどによって、導電性陽極層１ ３の上にグリッド絶縁体層１５を形成することができる。グリッド絶縁体層１５ の上面に、グリッド導体層１７を、前述の方法のいずれかによって付着する。グ リッド導体層１７の材料は、たとえば、ドーピングされたポリシリコンとするこ とができるが、前述の他の材料を使用することも可能である。

最終的な能動素子に所望される各制御電極構造ごとに、この工程を繰り返して、 追加の絶縁性または導電性の材料を形成する。

次のステップは、第３図に示される真空孔または真空スペース１９の作成である 。真空スペース１９を、リソグラフィによって画定し、当技術分野で周知の方法 によってエツチングする。真空スペース１９のエツチングの形状は、正方形、円 形、楕円形などとすることができる。エツチングされた真空スペース１９の半径 または最大横断面の半幅が、陽極グリッド導体層１７上に付着または形成される 層全体の厚さよりも小さくなければならない。異方性の反応性イオン・エツチン グＲＩＥが好ましいエツチング方法であるが、当技術分野で既知の他の方法を使 用することもできる。垂直または垂直に近い孔の壁は、横方向エツチングが最小 である。このため、電極の孔が小さく一定形に保たれ、また素子の占有する全面 積が最小になる。この操作で、制御電極の導体層と絶縁体層のすべてを貫通する 孔が形成され、最終的には、各真空超小型電子素子用の真空スペースがもたらさ れる。少なくとも陽極層１３の一部分が霧出するまで、グリッド導体層１７とグ リッド絶縁体層１５を貫通してエツチングを続ける。グリッド材料またはグリッ ド絶縁体層ＩＳの残存材料があっても、これが後の真空スペースのエツチングで 除去される場合には、真空スペース１９が導電性材料または陽極層１３の上面ま で延びる必要はない。使用されるベース履または基板は、孔または真空スペース １９の適切な形成が可能となるのに十分な厚さを有することに留意されたい。

第４図に示すように、十分な厚さの絶縁体層２１を、第３図のエツチングされた 真空スペース１９を塞ぐように共形付着させて、カスプ２３を形成する。この絶 縁体層２１は、この説明では二酸化シリコン材料である。この絶縁体層２１は、 たとえば、共形化学気相付着法（ＣＶＤ）によって形成できる。通常は共形ＣＶ Ｄ付着を使用するが、陽極酸化などの他の方法、さらにはスパッタリングなどの かろうじて共形的といえる方法でも、許容できる結果を得ることができる。側壁 の被覆が集中して真空スペース１９を塞ぐまで、付着を続ける。この集中によっ て、真空スペース１９の中心に自動的に位置合せされる、非常に細い集中点を底 部に有する対称形のカスプ２３が形成される。

電子放出材料またはエミツタ層２５は、この材料でカスプ２３を埋めることので きる何らかの手段によって付着される。

この付着は、第５図に示すように、たとえば、ＣｖＤ１蒸着、昇華、スパッタリ ング、無電解付着またはメッキによって行える。エミツタ層２５は、この素子の 動作中に陰極として働き、鋭いエミッタ・ティップ２７は、陰極エミッタとして 働く。エミツタ層２５は、たとえばドーピングされたポリシリコンまたはタング ステンを使用して形成できるが、前述の他の材料も使用可能である。　。

次に、エミツタ層２５に、リソグラフィによって１つまたは複数のアクセス孔２ ９および３０を形成し、第６図に示すように、絶縁体層２１を露出させる。エツ チングのアクセスを改善し、下記で説明するようにアンダカットを制御するには 、１素子あたり２つ以上の孔が望ましい。このアクセス孔は、真空スペース１９ と部分的に重なるが、カスブ２３には重ならない位置にある。

次に、絶縁体層２１を選択的にエツチングして真空スペース１９から完全に除去 し、いずれも導電性のエミツタ層２５、グリッド導体層１７および陽極層１３を 元のままに残す。これによって、新しく生成された真空スペースまたは孔または 真空チェンバ３９をまたぎ、露出した陽極層１３の上の鋭いエミッタ・ティップ ２７を支える、エミツタ層２５のブリッジ３７が残される。選択的エツチングで 、完成した素子に損傷を与えずに、グリッド絶縁体層１５をエツチングすること ができる。この選択的エツチングは、単一ステップの等方性（湿式またはプラズ マ式）エツチングとすることができ、この結果、第７Ａ図に示す完成素子４５が 得られる。

第７Ａ図の素子４５は、グリッド導体層１７内で自動的に位置合せされ、陽極層 １３に直接対向するエミッタ・ティップ２７を備えた、機能的に許容できる二極 管素子である。しかしながら、これは、過剰な非機能的アンダカット４０を示し 、素子の構造を弱体化するのみならず、素子を大きくして回路密度に悪影響を与 える。

２段エツチング方法を用いると、これらの不要な属性が最小になる。最初に選択 的異方性エツチングを使用して、第７Ｂ図に示すように、アンダカットなしに、 真空スペース１９の底面までずっと絶縁体層２１をエツチングする。これが可能 なのは、アクセス孔２９および３０が真空スペース１９と重なっているためであ る。ブリッジ３７の両側に１つずつあるアクセス孔２９および３０を使用する時 には、このエツチングによって、エミッタのブリッジ３７の下に、ウェブまたは 薄い仕切壁３１だけが残される。次に選択的等方性エツチング（湿式またはプラ ズマ式）を使用して、ブリッジ３７の下から絶縁体の仕切壁３１を除去し、第８ 図に示されるように、鋭いエミッタ・ティップ２７を解放し、真空スペースまた はチェンバ３９の開口部を完成する。その結果他方の露出した絶縁体エツジ上に 生ずるアンダカット４１は、仕切壁３１が両側からエツチングされるため、仕切 壁３１の厚さの半分に等しい量に制限される。その結果得られる完成した素子５ ０を、第８図に示す。

アクセス孔２９および３０が、第７Ｂ図に示すように２次元であること、ならび にアクセス孔２９および３０を作成するためのエツチングが、分離された孔を使 用して行われ、したがって仕切壁３１はまだ絶縁体層２１の一部であり、ブリッ ジ３７はまだエミツタ層２５の一部であることに留意されたい。

ブリッジ３７の下の材料の除去は、通常最後に行われる操作であり、空間の汚染 を最小にしたり、将来の加工材料をその制限された区域から除去するという問題 を回避するために行われる。

カスブ２３によって成形された鋭いエミッタ・ティップ２７は、通常は、それ以 上の処理を必要とせずに所望の小さな半径のティップを有するように制御するこ とが可能である。

しかし、より小さなティップ半径が所望される場合、または、特定の１組の望ま しい材料、加工技術または処理条件で所望のティップ半径よりも大きな半径が生 じる場合には、ティップを尖らせることができる。この尖鋭化処理（ティップ半 径の縮小）は、たとえば、等方性エツチングを用いてティップを低速エツチング するか、あるいはティップを酸化した後に酸化物層を除去することによって行う ことができる。

三極管真空超小型電子素子４５または５０をもたらす上述の処理は、他の構成の 形成にも容易に適合させることができる。以下の例に関する図面に、二極管素子 ５０の生成に使用されたものと同様の真空スペース１９から絶縁体層２１を除去 し、真空チェンバ３８を生成するのに使用する２段エツチング方法が示される。

第９Ａ、９Ｂ、９Ｃおよび９Ｄ図は、本発明の教示に従って製造された二極管の 実施例をいくつか示す図である。二極管用ニジ−ケンスの１例は、グリッド絶縁 体層１５までの基本的な三極管用ニジーケンスから始まる。グリッド導体層１７ は除かれている。通常なら二極管素子５０を生じるはずの残りの工程ステップで 、第９Ａ図に示すように、ＶＭＤ二極管６０が得られる。真空スペース１９の破 線で囲んだ部分は、共形絶縁体層２１に対する選択的エツチングがグリッド絶縁 体層１５を腐食しない場合には中実であり、グリッド絶縁体層１５が選択的エツ チング処理で腐食される場合には、図のように失われる。

第９Ｂ図は、真空スペース１９に類似した真空孔７９を導電性基板１１内に直接 エツチングすることによって製作できる、最も簡単な形態の二極管構造を示す図 である。導電性基板１１は、真空孔７９の形成が可能となるのに十分な厚さでな ければならない。共形工程は、絶縁体層２１の付着から始まり、前述と同様に続 く。第９Ｂ図に示すように、工程が完了すると、ＶＭＤ二極管６５が得られる。

同様に、陽極層１３で被覆されている絶縁性基板１０上に製造できる二極管構造 が、第９Ｃ図に開示されている。陽極層１３４；！、真空スペース１９に類似し た真空孔７９の形成が可能となるのに十分な厚さでなければならない。この処理 は、前述と同様に続き、完了時に、第９Ｃ図に示したＶＭＤ二極管７０が得られ る。

本発明のもう１つの実施例を第９Ｄ図に示す。この場合は、絶縁性基板１０にま ず真空孔７９を形成し、その後、陽極導電性材料または陽極層８６を共形付着す る。絶縁体層２１の共形付着から始まる前述の基本工程に従うと、最終的に第９ Ｄ図に示したＶＭＤ二極管７５が得られる。

より複雑な真空超小型電子素子の様々な変形も、この基本的三極管加工工程を拡 張することによって生成できる。この変形の１例が、第１０図に示したＶＭＤ五 極背極管素子９０る。ＶＭＤ五極背極管素子９０成するには、グリッド導体層１ ７を付着するまでは基本的三極管シーケンスに従い、その後、グリッド導体層１ ７の上にグリッド絶縁体層９３を付着するステップと、グリッド絶縁体層９３の 上にグリッド導体層９４を付着するステップと、グリッド導体層９４の上にグリ ッド絶縁体層９５を付着するステップと、グリッド絶縁体層９５の上にグリッド 導体層９６を付着するステップを追加する。このステップで真空スペース１９を 生成することによって基本的二極管加工工程を再開する。この場合、真空スペー ス１９は、導電性材料または陽極層１３の上面が露出するまで、すべての層を貫 通してエツチングされる。通常なら三極管素子５０を生じるはずの基本的な三極 管加工工程シーケンスにこ９点から従うと、ＶＭＤ五極背極管素子９０られる。

上記の真空超小型電子素子を生成するのに使用した上記の絶縁体層と導体層を使 って、複数の電子素子または部品を３次元的に絶縁または相互接続し、これらの 素子の製造と同時にこれらの素子の回路を集積することもできる。これは図には 示さないが、導電層と絶縁層のそれぞれを付着した後、次のステップに進む前に 、これらのそれぞれにリングラフィによってパターン付けすることによって達成 できる。導体材料を、絶縁が所望される場所から除去し、アイランドとヴアイア を形成して、異なる素子の間、素子とヴアイアの間および異なるヴアイアの間の 相互接続を形成する。絶縁体層は、下にある導電層へのヴアイアの開口のパター ンを用いて印刻スることができる。スタッド（従来のいくつかの方法によって形 成される導電性プラグ）を形成することによって実際のヴアイアの接続を行うこ とができ、また次の導電層を直接ブランケット付着することによってヴアイア接 続を埋めて、構造を貫（垂直の相互接続経路を作成することもできる。

エミッタ・レベル上に作成される相互接続パターンは、アクセス孔２９および３ ０の作成と同時に作ることができるが、それらの下の絶縁体は、真空スペースの エツチング時にエツチングされるので、これらの相互接続のアンダカットが、こ れらの特徴形状の寸法に対する制限を表す。２段エツチングによって、素子自体 の場合と全く同様にこのアンデカ１．トを非常に小さくすることができるが、こ の方法をさらに改善すれば、真空素子領域以外のすべての場所のアンダカソトを 除去できる。これを達成するには、別のまたは第２のリングラフィ・ステップを 使用して、エミッタ・レベルの絶縁、相互接続およびアクセス孔を形成する。リ ングラフィによって第２のパターン付けを行って、相互接続と絶縁の特徴形状の すべてを保護し、アクセス孔だけを露出させる。続いて前述の２段エツチングを 用いて真空スペースをエツチングすると、発生する少量のアンダカットは、真空 スペース領域だけに限られる。

絶縁体と導体の多数の組合せが、前述の製造手順と素子構造に使用できる。特定 の応用分野では、抵抗率、誘電率、温度安定性、物理的強度その他、特別の材料 特性が指定されるかもしれないが、一般には、両立性のための基本要件が３つあ る。第１に、材料は、特定の製造方式において、ある材料の組合せを制限する可 能性のある、製造に必要な工程と両立しなければならない。第２に、隣接する層 の間に十分な接着力が必要である。第３に、材料は、安定でなければならず、通 常は中真空ないし高真空である、真空素子の動作環境を汚染してはならない。こ の最後の要件は、これらの素子の一部が、最高１気圧またはそれ以上の気圧のＨ ｅなどのイオン化電位の高い気体中で動作できるかもしれないので、いくぶん緩 い要件である。上記の動作が可能となるのは、素子の寸法が微視的であるため、 経路長が非常に小さくなり、低い抽出電圧の使用が可能になるためである。

日Ｇ、ＩＡ 日Ｇ、ＩＢ 日Ｇ、　３ ０Ｇ、９Ｂ 手続補正書（自発） 平成５年６月１日

Claims (44)

【特許請求の範囲】
1. １．ａ）少なくとも１つの導電性材料を有する基板に、少なくとも１つの孔を設 けるステップと、 ｂ）少なくとも１つの材料で、カスプを形成するのに十分なだけ上記孔の少なく とも一部分を填めるステップと、ｃ）電界の影響下で電子を放出できる材料の少 なくとも１つの層を付着し、上記カスプの少なくとも一部分を埋めてティップを 形成するステップと、 ｄ）少なくとも１つのアクセス孔を設けて、カスプの下側の材料の除去を容易に するステップと、ｅ）上記電子放出材料の上記ティップの少なくとも一部分と、 上記基板の上記導電性材料の少なくとも一部分とを露出するために、上記カスプ の下側の材料を除去し、これによって、少なくとも１つの集積真空超小型電子素 子を形成するステップと を含む、少なくとも１つの集積真空超小型電子素子を作成する方法。
2. ２．上記基板が、少なくとも１つの絶縁性の層からなり、上記絶縁性の層が、上 記導電性材料と上記電子放出材料とを分離することを特徴とする、請求項１に記 載の集積真空超小型電子素子を作成する方法。
3. ３．上記基板が、多層構造からなることを特徴とする、請求項１に記載の集積真 空超小型電子素子を作成する方法。
4. ４．上記多層構造が、絶縁性材料と導電性材料の交互の層からなることを特徴と する、請求項３に記載の集積真空超小型電子素子を作成する方法。
5. ５．ステップ（ａ）の上記孔が、アブレーション、孔あけ、エッチング、イオン ・ミリング、リフトオフおよび成形のうちから選択された方法によって形成され ることを特徴とする、請求項１に記載の集積真空超小型電子素子を作成する方法 。
6. ６．ステップ（ａ）の上記孔が、異方性エッチング、イオン・ビーム・エッチン グ、等方性エッチング、反応性イオン・エッチング、プラズマ・エッチングおよ び湿式エッチングのうちから選択されたエッチング技術を使用してエッチングさ れることを特徴とする、請求項１に記載の集積真空超小型電子素子を作成する方 法。
7. ７．上記孔が、深さによって孔の寸法が変わらないプロフィルを有することを特 徴とする、請求項１に記載の集積真空超小型電子素子を作成する方法。
8. ８．上記孔が、深さによって孔の寸法が変わるプロフィルを有することを特徴と する、請求項１に記載の集積真空超小型電子素子を作成する方法。
9. ９．上記カスプを形成する材料が、共形付着されることを特徴とする、請求項１ に記載の集積真空超小型電子素子を作成する方法。
10. １０．上記カスプを形成する材料が、絶縁性材料であることを特徴とする、請求 項１に記載の集積真空超小型電子素子を作成する方法。
11. １１．上記カスプを形成する材料が、多層からなることを特徴とする、請求項１ に記載の集積真空超小型電子素子を作成する方法。
12. １２．上記電子放出材料が、単一層の材料であることを特徴とする、請求項１に 記載の集積真空超小型電子素子を作成する方法。
13. １３．上記電子放出材料が、多層構造であることを特徴とする、請求項１に記載 の集積真空超小型電子素子を作成する方法。
14. １４．ステップ（ｄ）において、上記アクセス孔が、アブレーション、孔あけ、 エッチング、リフトオフおよびイオン・ミリングのうちから選択された方法によ って形成されることを特徴とする、請求項１に記載の集積真空超小型電子素子を 作成する方法。
15. １５．ステップ（ｄ）において、上記アクセス孔が、異方性エッチング、イオン ・ビーム・エッチング、等方性エッチング、反応性イオン・エッチング、プラズ マ・エッチングおよび湿式エッチングのうちから選択されたエッチング技術を使 用してエッチングされることを特徴とする、請求項１に記載の集積真空超小型電 子素子を作成する方法。
16. １６．ステップ（ｅ）において、上記カスプの下の材料が、溶解あるいはエッチ ングのうちから選択された方法によって除去されることを特徴とする、請求項１ に記載の集積真空超小型電子素子を作成する方法。
17. １７．上記電子放出材料の付着の前に、バリア層が形成されることを特徴とする 、請求項１に記載の集積真空超小型電子素子を作成する方法。
18. １８．上記バリア層が、選択的に除去されることを特徴とする、請求項１７に記 載の集積真空超小型電子素子を作成する方法。
19. １９．上記ティップが、電子放出材料を用いて被覆されることを特徴とする、請 求項１に記載の集積真空超小型電子素子を作成する方法。
20. ２０．低速等方性エッチングまたは酸化のうちから選択された方法によって上記 ティップを選択的に尖らせることを特徴とする、請求項１に記載の集積真空超小 型電子素子を作成する方法。
21. ２１．ａ）基板内に少なくとも１つの孔を設けるステップと、ｂ）少なくとも１ つの絶縁性材料を付着し、上記孔を埋めてカスプを形成するステップと、 ｃ）電界の影響の下で電子を放出できる材料の少なくとも１つの層を付着し、上 記カスプの少なくとも一部を埋めたティップを形成するステップと、 ｄ）少なくとも１つのアクセス孔を設けて、カスプの下側の材料の除去を容易に するステップと、ｅ）上記アクセス孔を介して、上記孔内のすべての上記材料を 除去し、上記電子放出材料の上記ティップの少なくとも一部分と、上記基板内の 上記導電性材料の少なくとも一部分とを露出し、それによって、少なくとも１つ の集積真空超小型電子素子を形成するステップと を含む、少なくとも１つの集積真空超小型電子素子を作成する方法。
22. ２２．上記基板が、導電性材料からなることを特徴とする、請求項２１に記載の 集積真空超小型電子素子を作成する方法。
23. ２３．上記基板が、絶縁性材料上の導電性材料からなり、上記導電性材料が上記 孔を含むのに十分な厚さであることを特徴とする、請求項２１に記載の集積真空 超小型電子素子を作成する方法。
24. ２４．上記基板が、導電性材料によって分離された２つの絶縁性材料からなり、 上記絶縁性材料のうちの１つが、上記孔を形成するのに十分な厚さであり、上記 孔が、上記導電性材料の少なくとも一部分を露出させることを特徴とする、請求 項２１に記載の集積真空超小型電子素子を作成する方法。
25. ２５．上記基板が、上記孔を形成するのに十分な厚さの絶縁性材料からなり、ス テップ（ｂ）の上記導電性材料の付着の前に、上記導電性材料が、上記孔内に共 形付着されることを特徴とする、請求項２１に記載の集積真空超小型電子素子を 作成する方法。
26. ２６．上記基板が、少なくとも１つの絶縁性材料によって分離された少なくとも ２つの導電性材料からなり、上記孔が、１つの導電性材料と１つの絶縁性材料を 貫通し、第２の導電性材料の少なくとも一部分を露出させることを特徴とする、 請求項２１に記載の集積真空超小型電子素子を作成する方法。
27. ２７．上記基板が、絶縁性ペース材料からなり、少なくとも１つの絶縁性材料に よって分離された少なくとも２つの導電性材料を有し、上記孔が、１つの導電性 材料と１つの絶縁性材料を貫通し、第２の導電性材料の少なくとも一部分を露出 させることを特徴とする、請求項２１に記載の集積真空超小型電子素子を作成す る方法。
28. ２８．上記基板が、導電性ベース材料からなり、さらに、上記基板上に複数の上 記導電性材料を有し、各電気導電性材料が絶縁性材料によって分離されており、 上記孔が、上記導電性材料および上記絶縁性材料のすべてを貫通し、上記導電性 ベース材料の少なくとも一部分を露出させることを特徴とする、請求項２１に記 載の集積真空超小型電子素子を作成する方法。
29. ２９．上記基板が、絶縁性ベース材料上の導電性ベース材料からなり、さらに上 記基板上に複数の上記電気導電性材料を有し、各電気導電性材料が絶縁性材料に よって分離されており、上記孔が、上記導電性材料および上記絶縁性材料のすべ てを頁通し、上記導電性ベース材料の少なくとも一部分を露出させることを特徴 とする、請求項２１に記載の集積真空超小型電子素子を作成する方法。
30. ３０．電界放出ティップと、チェンバに通じる少なくとも１つのアクセス孔とを 有する電子放出材料を含み、上記電界放出ティップが、上記チェンバ内にあり、 少なくとも１つの材料で分離されている陽極に対向することを特徴とする、集積 真空超小型電子素子。
31. ３１．上記材料が、絶縁性材料であることを特徴とする、請求項３０に記載の集 積真空超小型電子素子。
32. ３２．上記材料が、少なくとも１つの導電性材料によって分離された２つ以上の 絶縁性材料を有することを特徴とする、請求項３０に記載の集積真空超小型電子 素子。
33. ３３．上記電子放出層が、多層構造であることを特徴とする、請求項３０に記載 の集積真空超小型電子素子。
34. ３４．上記電子放出層の少なくとも１つのティップが、多層構造であることを特 徴とする、請求項３０に記載の集積真空超小型電子素子。
35. ３５．さらに、電子放出層のティップ側に、上記ティップを露出させるために選 択的に除去される少なくとも１つのバリア層を含む、請求項３０に記載の集積真 空超小型電子素子。
36. ３６．上記ティップが、電子放出材料の被覆を有することを特徴とする、請求項 ３０に記載の集積真空超小型電子素子。
37. ３７．上記ティップが尖らされることを特徴とする、請求項３０に記載の集積真 空超小型電子素子。
38. ３８．少なくとも１つのティップが、他のティップから電気的に絶縁されること を特徴とする、請求項３０に記載の集積真空超小型電子素子。
39. ３９．少なくとも１つのティップが、別の電子部品に電気的に接続されることを 特徴とする、請求項３０に記載の集積真空超小型電子素子。
40. ４０．上記陽極が、電子表示装置の一部であることを特徴とする、請求項３０に 記載の集積真空超小型電子素子。
41. ４１．上記棄子が、電子表示装置内で使用されることを特徴とする、請求項３０ に記載の集積真空超小型電子素子。
42. ４２．上記ティップが、先端またはブレードのプロフィルを存することを特徴と する、請求項３０に記載の集積真空超小型電子素子。
43. ４３．請求項１の方法によって製造された製品。
44. ４４．請求項２１の方法によって製造された製品。