JPH0551184B2 - - Google Patents
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- JPH0551184B2 JPH0551184B2 JP61053201A JP5320186A JPH0551184B2 JP H0551184 B2 JPH0551184 B2 JP H0551184B2 JP 61053201 A JP61053201 A JP 61053201A JP 5320186 A JP5320186 A JP 5320186A JP H0551184 B2 JPH0551184 B2 JP H0551184B2
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- Japan
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- emitter
- base region
- base
- emitter region
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/133—Emitter regions of BJTs
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔概要〕
接合短絡型プログラマブル素子であつて、情報
を書き込むための電流をセル中央付近に誘導する
構成とした半導体記憶装置である。
を書き込むための電流をセル中央付近に誘導する
構成とした半導体記憶装置である。
本発明は半導体記憶装置、特に接合短絡型記憶
装置に関する。接合短絡型プログラマブル素子に
書込みをなす場合、現在では電流に方向性を与え
セルの端で書き込む構成となつている。
装置に関する。接合短絡型プログラマブル素子に
書込みをなす場合、現在では電流に方向性を与え
セルの端で書き込む構成となつている。
第４図ａの断面図とそれに対応する同図ｂの平
面図に示される接合短絡型プログラマブル素子が
知られており、これらの図において、４１はｐ型
半導体基板、４２はn+型埋込層、４３はｎ型エ
ピタキシヤル層、４４はコレクタコンタクト領域
(C)、４５はｐ型のベース領域(B)、４６はn+型の
エミツタ領域(E)、４７はＶ溝、４８は酸化膜
（SiO2膜）、４９はエミツタ電極、５０はコレク
タ電極、をそれぞれ示す。
面図に示される接合短絡型プログラマブル素子が
知られており、これらの図において、４１はｐ型
半導体基板、４２はn+型埋込層、４３はｎ型エ
ピタキシヤル層、４４はコレクタコンタクト領域
(C)、４５はｐ型のベース領域(B)、４６はn+型の
エミツタ領域(E)、４７はＶ溝、４８は酸化膜
（SiO2膜）、４９はエミツタ電極、５０はコレク
タ電極、をそれぞれ示す。
書込みをなすにはエミツタ領域からベース領域
に逆電流を流してエミツタ・ベース接合を破壊
し、pn接合ダイオードを形成することによつて
１つの情報を書き込む。すなわち、電流はコレク
タに近いところを流れて書込みがなされるもので
ある。
に逆電流を流してエミツタ・ベース接合を破壊
し、pn接合ダイオードを形成することによつて
１つの情報を書き込む。すなわち、電流はコレク
タに近いところを流れて書込みがなされるもので
ある。
上記した従来の絶縁物分離を行つた場合に、セ
ルと絶縁物の境界は不安定な状態にある。第５図
の断面図を参照すると、Ｖ溝４７を作るときに、
点線で囲み符号５０を付した鳥のくちばし
（bird′s beak）と呼称される酸化膜が形成され
る。そして、この鳥のくちばし５０が作られる部
分においては、不純物拡散の制御が困難であるこ
とが知られている。
ルと絶縁物の境界は不安定な状態にある。第５図
の断面図を参照すると、Ｖ溝４７を作るときに、
点線で囲み符号５０を付した鳥のくちばし
（bird′s beak）と呼称される酸化膜が形成され
る。そして、この鳥のくちばし５０が作られる部
分においては、不純物拡散の制御が困難であるこ
とが知られている。
鳥のくちばし５０について前記のような問題が
あるところに加えて、セル面積の縮小化（ICの
高集積化）を実現したいときに、マスクの位置ず
れがある場合やベース領域、エミツタ領域を自己
整合（セルフアライン）で形成する場合（ベース
セルフアライン、エミツタセルフアライン）、セ
ルの端すなわち絶縁膜との境界付近で短絡線５１
で示すようにエミツタ・エピ領域間の短絡（オー
バープログラム）が発生し、そうなると図示のセ
ルはもはやダイオードでなくなり、正確な書込み
が期待できない問題がある。
あるところに加えて、セル面積の縮小化（ICの
高集積化）を実現したいときに、マスクの位置ず
れがある場合やベース領域、エミツタ領域を自己
整合（セルフアライン）で形成する場合（ベース
セルフアライン、エミツタセルフアライン）、セ
ルの端すなわち絶縁膜との境界付近で短絡線５１
で示すようにエミツタ・エピ領域間の短絡（オー
バープログラム）が発生し、そうなると図示のセ
ルはもはやダイオードでなくなり、正確な書込み
が期待できない問題がある。
本発明はこのような点に鑑みて創作されたもの
で、接合短絡型プログラマブル素子において、プ
ログラムの書込みが正確になされる構造を提供す
ることを目的とする。
で、接合短絡型プログラマブル素子において、プ
ログラムの書込みが正確になされる構造を提供す
ることを目的とする。
第１図ａないしｄは本発明の第１実施例の製造
工程における半導体装置要部断面図、同図ｅは同
装置の平面図である。
工程における半導体装置要部断面図、同図ｅは同
装置の平面図である。
第１図に示される如く、ｐ型半導体基板１１に
はn+型埋込層１８とｎ型エピタキシヤル層１２
を設け、エピタキシヤル層１２のＶ溝１３によつ
て分離された領域内にベース領域（ｐ型）１４
を、このベース領域１４内に第１のエミツタ領域
１５を形成してなるセルを設けた接合短絡型プロ
グラマブル素子において、第１エミツタ領域１５
のほぼ中央部分にそれをつらぬきベース領域１４
内に達する第１エミツタ領域１５よりも高濃度の
同一導電型すなわちn+型の第２エミツタ領域１
５ａを形成することによつて、プログラマブル素
子の書込み電流をセル中央付近に誘導することに
よつて情報の書込みが正確になされるのである。
はn+型埋込層１８とｎ型エピタキシヤル層１２
を設け、エピタキシヤル層１２のＶ溝１３によつ
て分離された領域内にベース領域（ｐ型）１４
を、このベース領域１４内に第１のエミツタ領域
１５を形成してなるセルを設けた接合短絡型プロ
グラマブル素子において、第１エミツタ領域１５
のほぼ中央部分にそれをつらぬきベース領域１４
内に達する第１エミツタ領域１５よりも高濃度の
同一導電型すなわちn+型の第２エミツタ領域１
５ａを形成することによつて、プログラマブル素
子の書込み電流をセル中央付近に誘導することに
よつて情報の書込みが正確になされるのである。
上記した素子においては、第１エミツタ領域１
５よりもより高濃度の第２エミツタ領域１５ａが
設けられているので、第１エミツタ領域１５から
ベース領域１４に逆方向電流を流して書込みを行
う場合に、電流は最も高濃度の第２エミツタ領域
１５ａを通つてベース領域１４に流れるので、従
来例のエミツタ・コレクタ短絡が発生することが
なくなり、正確な書込みが保障されるものであ
る。
５よりもより高濃度の第２エミツタ領域１５ａが
設けられているので、第１エミツタ領域１５から
ベース領域１４に逆方向電流を流して書込みを行
う場合に、電流は最も高濃度の第２エミツタ領域
１５ａを通つてベース領域１４に流れるので、従
来例のエミツタ・コレクタ短絡が発生することが
なくなり、正確な書込みが保障されるものであ
る。
以下、本発明を第１ないし第３の実施例を示す
第１図ないし第３図を参照して説明する。
第１図ないし第３図を参照して説明する。
第１図ｄを参照すると、１６は基板１１の表面
に形成された酸化膜（SiO2膜）、１７はエミツタ
電極を示し、Ｖ溝内に絶縁物が埋め込まれた構成
の接合短絡型プログラマブル素子が示されている
が、従来は、Ｖ溝の形成工程において鳥のくちば
しが作られてオーバープログラムの問題があつた
ものである。
に形成された酸化膜（SiO2膜）、１７はエミツタ
電極を示し、Ｖ溝内に絶縁物が埋め込まれた構成
の接合短絡型プログラマブル素子が示されている
が、従来は、Ｖ溝の形成工程において鳥のくちば
しが作られてオーバープログラムの問題があつた
ものである。
第１図に示した素子においては、n+型第１エ
ミツタ領域１５の不純物濃度よりもより高濃度の
n+型の第２エミツタ領域１５が、第１エミツタ
領域１５のほぼ中央を上下方向につらぬき、か
つ、ベース領域１４内に延びるように形成されて
いるので、第１エミツタ領域１５からベース領域
１４に逆方向電流が流されると、その電流は高濃
度の第２エミツタ領域１５ａを通つてベース領域
１４に達するよう誘導され、それによつて書込み
がなされる。なお第１図ないし第３図において、
斜線の粗密は拡散濃度に対応し、より密な部分は
より高濃度の拡散領域を示す。
ミツタ領域１５の不純物濃度よりもより高濃度の
n+型の第２エミツタ領域１５が、第１エミツタ
領域１５のほぼ中央を上下方向につらぬき、か
つ、ベース領域１４内に延びるように形成されて
いるので、第１エミツタ領域１５からベース領域
１４に逆方向電流が流されると、その電流は高濃
度の第２エミツタ領域１５ａを通つてベース領域
１４に達するよう誘導され、それによつて書込み
がなされる。なお第１図ないし第３図において、
斜線の粗密は拡散濃度に対応し、より密な部分は
より高濃度の拡散領域を示す。
かくして、第５図を参照して説明した従来の問
題が解決され、セルと絶縁物の境界付近でのオー
バープログラムが防止されるので、ベース領域、
エミツタ領域はセルフアラインで集積化が達成さ
れるよう形成可能である。
題が解決され、セルと絶縁物の境界付近でのオー
バープログラムが防止されるので、ベース領域、
エミツタ領域はセルフアラインで集積化が達成さ
れるよう形成可能である。
本発明の第２の実施例は第２図に示され、同図
および次の第３図において第１図に示した部分と
同じ部分は同一符号を付して表示する。
および次の第３図において第１図に示した部分と
同じ部分は同一符号を付して表示する。
第２実施例においては、第２図ｄに示される如
く、第１のベース領域１４には、ほぼその中央を
上下方向に貫きエピタキシヤル層１２に達する第
１のベース領域１４よりもより高濃度の第２ベー
ス領域１４ａが形成されているので、この第２ベ
ース領域１４ａが書込み電流を誘導する構成とな
つている。
く、第１のベース領域１４には、ほぼその中央を
上下方向に貫きエピタキシヤル層１２に達する第
１のベース領域１４よりもより高濃度の第２ベー
ス領域１４ａが形成されているので、この第２ベ
ース領域１４ａが書込み電流を誘導する構成とな
つている。
第３図の第３実施例においては、ｐ型の第１ベ
ース領域１４のほぼ中央を上下方向につらぬきエ
ピタキシヤル層１２内に達する第１ベース領域１
４の不純物濃度よりもより高濃度のp+型の第２
ベース１４ａが形成されており、他方、第１エミ
ツタ領域１５には、そのほぼ中央部分を上下につ
らぬき、第２ベース領域１４ａ内に達する第１エ
ミツタ領域１５の不純物濃度よりもより高濃度の
n+型第２エミツタ領域１５ａが形成されている。
かかるセル構造により、プログラム書込みのため
の電流は、第１エミツタ領域１５から第２ベース
領域１４ａに流れるよう誘導され、第１図の実施
例の場合と同様の効果が得られる。
ース領域１４のほぼ中央を上下方向につらぬきエ
ピタキシヤル層１２内に達する第１ベース領域１
４の不純物濃度よりもより高濃度のp+型の第２
ベース１４ａが形成されており、他方、第１エミ
ツタ領域１５には、そのほぼ中央部分を上下につ
らぬき、第２ベース領域１４ａ内に達する第１エ
ミツタ領域１５の不純物濃度よりもより高濃度の
n+型第２エミツタ領域１５ａが形成されている。
かかるセル構造により、プログラム書込みのため
の電流は、第１エミツタ領域１５から第２ベース
領域１４ａに流れるよう誘導され、第１図の実施
例の場合と同様の効果が得られる。
次に、本発明の第１ないし第３実施例を製造す
る方法について説明する。
る方法について説明する。
第１図ａないしｄは第１実施例を製造する工程
における半導体装置要部の断面図である。
における半導体装置要部の断面図である。
第１図ａ：
先ず、n+型埋込層１８とエピタキシヤル層１
２が形成されたｐ型半導体基板１１に通常の技術
でＶ溝１３を形成する。このＶ溝１３内には絶縁
物例えばポリシリコン埋め込まれる。
２が形成されたｐ型半導体基板１１に通常の技術
でＶ溝１３を形成する。このＶ溝１３内には絶縁
物例えばポリシリコン埋め込まれる。
第１図ｂ：
次いで、Ｖ溝１３で分離された領域内にベース
領域１４を通常のベース拡散法によつて形成す
る。
領域１４を通常のベース拡散法によつて形成す
る。
第１図ｃ：
次の工程では、通常のエミツタ拡散法によつ
て、ベース領域１４内に第１のエミツタ領域１５
を形成する。
て、ベース領域１４内に第１のエミツタ領域１５
を形成する。
第１図ｄ：
引続き、通常のエミツタ拡散法によつて、第１
エミツタ領域１５のほぼ中央に、ベース領域１４
まで延びる第１エミツタ領域よりもより高濃度の
第２エミツタ領域１５のを形成し、エミツタ電極
１７を形成する。
エミツタ領域１５のほぼ中央に、ベース領域１４
まで延びる第１エミツタ領域よりもより高濃度の
第２エミツタ領域１５のを形成し、エミツタ電極
１７を形成する。
第１図ｅは同図ｄに対応する平面図である。
本発明の第２実施例の製造方法を第１図ａない
しｄに類似の第２図ａないしｄを参照して説明す
ると、第２図ｂまでの工程は第１実施例の場合と
同様であり、次いで第２図ｃに示される如くベー
ス拡散によつて第１ベース領域１４よりもより高
濃度の第２ベース領域１４ａを、ベース領域のほ
ぼ中心部分にエピタキシヤル層１２に達するよう
形成し、しかる後に第２図ｄに示される如くエミ
ツタ領域１５、エミツタ電極１７を形成する。
しｄに類似の第２図ａないしｄを参照して説明す
ると、第２図ｂまでの工程は第１実施例の場合と
同様であり、次いで第２図ｃに示される如くベー
ス拡散によつて第１ベース領域１４よりもより高
濃度の第２ベース領域１４ａを、ベース領域のほ
ぼ中心部分にエピタキシヤル層１２に達するよう
形成し、しかる後に第２図ｄに示される如くエミ
ツタ領域１５、エミツタ電極１７を形成する。
第３図を参照すると、本発明の第３実施例を作
るには、第３図ａないしｄに示される如く、第２
実施例の場合と同様にして第１のエミツタ領域１
５までを形成する。
るには、第３図ａないしｄに示される如く、第２
実施例の場合と同様にして第１のエミツタ領域１
５までを形成する。
次いで、第３図ｅに示される如く、第１エミツ
タ領域１５のほぼ中心部に、第２ベース領域１４
ａにまで達する第１エミツタ領域よりもより高濃
度の第２エミツタ領域１５ａを作り、しかる後に
エミツタ電極１７を形成する。なお、第３図ｆは
第３図ｅに対応する平面図である。
タ領域１５のほぼ中心部に、第２ベース領域１４
ａにまで達する第１エミツタ領域よりもより高濃
度の第２エミツタ領域１５ａを作り、しかる後に
エミツタ電極１７を形成する。なお、第３図ｆは
第３図ｅに対応する平面図である。
以上述べてきたように、本発明によれば、絶縁
物で分離された接合短絡型プログラマブル素子に
おいて、プログラム書込みのための電流はセル中
央付近に誘導され、セルと絶縁物との境界におい
て電流が流れることが防止されるので、プログラ
ムの正確な書込みが保障され、他方ベース領域、
エミツタ領域はセルフアラインで形成されるの
で、半導体記憶装置の高集積化も併せて実現され
る。
物で分離された接合短絡型プログラマブル素子に
おいて、プログラム書込みのための電流はセル中
央付近に誘導され、セルと絶縁物との境界におい
て電流が流れることが防止されるので、プログラ
ムの正確な書込みが保障され、他方ベース領域、
エミツタ領域はセルフアラインで形成されるの
で、半導体記憶装置の高集積化も併せて実現され
る。
第１図ａないしｄは本発明第１実施例の製造工
程における半導体装置要部の断面図、同図ｅは同
図ｄに対応する平面図、第２図ａないしｄは本発
明第２実施例の製造工程における半導体装置要部
の断面図、同図ｅは同図ｄに対応する平面図、第
３図ａないしｅは本発明第３実施例の製造工程に
おける半導体装置要部の断面図、同図ｆは同図ｅ
に対応する平面図、第４図ａとｂは従来例の平面
図と断面図、第５図は鳥のくちばしを示す断面図
である。 第１図ないし第３図において、１１は半導体基
板、１２はエピタキシヤル層、１３はＶ溝、１４
は第１ベース領域、１４ａは第２ベース領域、１
５は第１エミツタ領域、１５ａは第２エミツタ領
域、１６はSiO2膜、１７はエミツタ電極、１８
はn+型押込層である。
程における半導体装置要部の断面図、同図ｅは同
図ｄに対応する平面図、第２図ａないしｄは本発
明第２実施例の製造工程における半導体装置要部
の断面図、同図ｅは同図ｄに対応する平面図、第
３図ａないしｅは本発明第３実施例の製造工程に
おける半導体装置要部の断面図、同図ｆは同図ｅ
に対応する平面図、第４図ａとｂは従来例の平面
図と断面図、第５図は鳥のくちばしを示す断面図
である。 第１図ないし第３図において、１１は半導体基
板、１２はエピタキシヤル層、１３はＶ溝、１４
は第１ベース領域、１４ａは第２ベース領域、１
５は第１エミツタ領域、１５ａは第２エミツタ領
域、１６はSiO2膜、１７はエミツタ電極、１８
はn+型押込層である。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板１１上に形成された反
対導電型のエピタキシヤル層１２と、 該基板１１と該エピタキシヤル層１２間に部分
的に設けられた反対導電型の埋込層１８と、 該埋込層上の前記エピタキシヤル層１２内に形
成された一導電型のベース領域１４と、該ベース
領域１４内に形成された反対導電型のエミツタ領
域１５と、 前記ベース領域１４周縁部に形成された絶縁層
とを有し、 前記エミツタ領域１５の底部に部分的に前記ベ
ース領域１４中まで形成され前記エミツタ領域１
５よりも高不純物濃度の反対導電型の第１の領域
１５ａ、または前記ベース領域１４の底部に部分
的に前記エピタキシヤル層１２中まで形成され前
記ベース領域１４よりも高不純物濃度の一導電型
の第２の領域の一方または両方とを有し、 前記第１または第２の領域に集中的に電流を流
し、その部分でPN接合破壊を発生させ短絡する
ように構成したことを特徴とする半導体記憶装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61053201A JPS62210667A (ja) | 1986-03-11 | 1986-03-11 | 半導体記憶装置 |
| DE8787103318T DE3771258D1 (de) | 1986-03-11 | 1987-03-09 | Halbleiter-speicheranordnung unter verwendung eines programmierbaren elementes vom uebergangs-kurzschluss-typ. |
| EP87103318A EP0241699B1 (en) | 1986-03-11 | 1987-03-09 | Semiconductor memory device using junction short type programmable element |
| US07/024,220 US4835590A (en) | 1986-03-11 | 1987-03-10 | Semiconductor memory device using junction short type programmable element |
| KR8702173A KR900008668B1 (en) | 1986-03-11 | 1987-03-11 | Semiconductor memory device using uniplolar junction programmable element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61053201A JPS62210667A (ja) | 1986-03-11 | 1986-03-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62210667A JPS62210667A (ja) | 1987-09-16 |
| JPH0551184B2 true JPH0551184B2 (ja) | 1993-07-30 |
Family
ID=12936258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61053201A Granted JPS62210667A (ja) | 1986-03-11 | 1986-03-11 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4835590A (ja) |
| EP (1) | EP0241699B1 (ja) |
| JP (1) | JPS62210667A (ja) |
| KR (1) | KR900008668B1 (ja) |
| DE (1) | DE3771258D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2569634B2 (ja) * | 1987-11-26 | 1997-01-08 | 日本電気株式会社 | 接合破壊型半導体記憶装置 |
| US5198692A (en) * | 1989-01-09 | 1993-03-30 | Kabushiki Kaisha Toshiba | Semiconductor device including bipolar transistor with step impurity profile having low and high concentration emitter regions |
| JP2504553B2 (ja) * | 1989-01-09 | 1996-06-05 | 株式会社東芝 | バイポ―ラトランジスタを有する半導体装置の製造方法 |
| GB9007492D0 (en) * | 1990-04-03 | 1990-05-30 | Pilkington Micro Electronics | Semiconductor integrated circuit |
| FR2663156A1 (fr) * | 1990-06-11 | 1991-12-13 | Sgs Thomson Microelectronics | Transistor bipolaire supportant des polarisations inverses et procede de fabrication. |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL162511C (nl) * | 1969-01-11 | 1980-05-16 | Philips Nv | Geintegreerde halfgeleiderschakeling met een laterale transistor en werkwijze voor het vervaardigen van de geintegreerde halfgeleiderschakeling. |
| US4388703A (en) * | 1979-05-10 | 1983-06-14 | General Electric Company | Memory device |
| JPS5953711B2 (ja) * | 1980-03-25 | 1984-12-26 | 日本電気株式会社 | メモリセル |
| DE3029553A1 (de) * | 1980-08-04 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Transistoranordnung mit hoher kollektor-emitter-durchbruchsspannung |
| JPS60142559A (ja) * | 1983-12-29 | 1985-07-27 | Fujitsu Ltd | プログラマブル・リ−ド・オンリ・メモリ |
| US4701780A (en) * | 1985-03-14 | 1987-10-20 | Harris Corporation | Integrated verticle NPN and vertical oxide fuse programmable memory cell |
| US4748490A (en) * | 1985-08-01 | 1988-05-31 | Texas Instruments Incorporated | Deep polysilicon emitter antifuse memory cell |
-
1986
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