JPH0715940B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0715940B2 JPH0715940B2 JP61233626A JP23362686A JPH0715940B2 JP H0715940 B2 JPH0715940 B2 JP H0715940B2 JP 61233626 A JP61233626 A JP 61233626A JP 23362686 A JP23362686 A JP 23362686A JP H0715940 B2 JPH0715940 B2 JP H0715940B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に係わり、特に素子間の
絶縁分離として絶縁物を含む溝を有する半導体装置の製
造方法に関する。
絶縁分離として絶縁物を含む溝を有する半導体装置の製
造方法に関する。
従来、素子間の絶縁分離は選択酸化法によって形成され
た厚い酸化膜によって行なわれていたが、この方法で
は、選択酸化の際の酸化膜の素子領域への喰い込みによ
って絶縁分離領域が広くなり半導体装置の高集積化の妨
げになっていた。このためシリコン基板に溝を形成し、
その溝内に絶縁材料や多結晶シリコンを埋設する方法
が、近年用いられるようになった。特にバイポーラ型半
導体装置では、厚いエピタキシャル層とサブコレクタ層
とを分離しなければならないので、溝分離法の採用が急
務である。
た厚い酸化膜によって行なわれていたが、この方法で
は、選択酸化の際の酸化膜の素子領域への喰い込みによ
って絶縁分離領域が広くなり半導体装置の高集積化の妨
げになっていた。このためシリコン基板に溝を形成し、
その溝内に絶縁材料や多結晶シリコンを埋設する方法
が、近年用いられるようになった。特にバイポーラ型半
導体装置では、厚いエピタキシャル層とサブコレクタ層
とを分離しなければならないので、溝分離法の採用が急
務である。
しかしながらバイポーラ型素子を分離する場合は、溝の
底部には高濃度のサブコレクタ層が近接する為、溝の底
部には、比較的高濃度のチャンネル・ストッパー層を形
成する必要があった。以下図面を用いて説明する。
底部には高濃度のサブコレクタ層が近接する為、溝の底
部には、比較的高濃度のチャンネル・ストッパー層を形
成する必要があった。以下図面を用いて説明する。
第４図（ａ）（ｂ）は、従来の溝分離構造を用いた半導
体装置の製造方法を説明するための工程順に示した半導
体チップ断面図である。
体装置の製造方法を説明するための工程順に示した半導
体チップ断面図である。
まず、第４図（ａ）に示す様にｐ型シリコン基板１上に
選択的にｎ型サブコレクタ層３を形成し、更にｎ型エピ
タキシャル層４を形成する。次に、全面にシリコン酸化
膜10,シリコン窒化膜30を形成し、フォトレジスト12を
マスクにシリコン酸化膜10,シリコン窒化膜30及びｐ型
シリコン基板１のエッチングを行い溝15を設け、イオン
注入法によってチャンネル・ストッパー層7Aを形成す
る。
選択的にｎ型サブコレクタ層３を形成し、更にｎ型エピ
タキシャル層４を形成する。次に、全面にシリコン酸化
膜10,シリコン窒化膜30を形成し、フォトレジスト12を
マスクにシリコン酸化膜10,シリコン窒化膜30及びｐ型
シリコン基板１のエッチングを行い溝15を設け、イオン
注入法によってチャンネル・ストッパー層7Aを形成す
る。
次に第４図（ｂ）に示すように、溝15の表面にシリコン
酸化膜８を形成したのち、多結晶シリコン９を埋設し更
に多結晶シリコン表面に酸化膜10を形成したのち、素子
形成領域にベース層5,エミッタ層6,Al電極11を形成しバ
イポーラ型半導体装置を完成させていた。
酸化膜８を形成したのち、多結晶シリコン９を埋設し更
に多結晶シリコン表面に酸化膜10を形成したのち、素子
形成領域にベース層5,エミッタ層6,Al電極11を形成しバ
イポーラ型半導体装置を完成させていた。
しかしながら、上述した従来の半導体装置の構造では、
イオン注入で形成したチャンネル・ストッパー層7Aは、
溝15の底部だけでなく、溝15の側壁下部にも形成され、
高濃度のサブコレクタ層３とチャンネル・ストッパー層
7A間の接合容量が増加し、素子の特性が劣化したり、イ
オン注入のダメージに起因した結晶欠陥が発生し半導体
装置の製造歩留を低下させるという欠点がある。
イオン注入で形成したチャンネル・ストッパー層7Aは、
溝15の底部だけでなく、溝15の側壁下部にも形成され、
高濃度のサブコレクタ層３とチャンネル・ストッパー層
7A間の接合容量が増加し、素子の特性が劣化したり、イ
オン注入のダメージに起因した結晶欠陥が発生し半導体
装置の製造歩留を低下させるという欠点がある。
本発明の目的は、特性の劣化が少く、製造歩留りの向上
した半導体装置の製造方法を提供することにある。
した半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、一導電型半導体基板
の少くとも一部に熱拡散により一導電型高濃度層を形成
したのち全面に一導電型エピタキシャル層を形成する工
程と、前記エピタキシャル層内に逆導電型高濃度層を形
成したのち全面に逆導電型エピタキシャル層を形成する
工程と、前記逆導電型エピタキシャル層の表面から前記
一導電型高濃度層に達する溝を形成したのち該溝の表面
に絶縁膜を形成する工程と、前記溝中に多結晶シリコン
又は絶縁物を埋込む工程とを含むことを特徴とするもの
である。
の少くとも一部に熱拡散により一導電型高濃度層を形成
したのち全面に一導電型エピタキシャル層を形成する工
程と、前記エピタキシャル層内に逆導電型高濃度層を形
成したのち全面に逆導電型エピタキシャル層を形成する
工程と、前記逆導電型エピタキシャル層の表面から前記
一導電型高濃度層に達する溝を形成したのち該溝の表面
に絶縁膜を形成する工程と、前記溝中に多結晶シリコン
又は絶縁物を埋込む工程とを含むことを特徴とするもの
である。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は第３図に示す本発明の第１の実施例の製造方法
により製造された半導体装置の断面図である。
により製造された半導体装置の断面図である。
第１図において、ｐ型シリコン基板１の一部には、チャ
ンネル・ストッパーを形成するｐ型高濃度層７が形成さ
れている。そしてその上面にはｐ型エピタキシャル層２
が形成されており、このｐ型エピタキシャル層２内には
ｎ型サブコレクタ層３が形成されている。そしてこのｐ
型エピタキシャル層２上にはｎ型エピタキシャル層４が
形成されている。
ンネル・ストッパーを形成するｐ型高濃度層７が形成さ
れている。そしてその上面にはｐ型エピタキシャル層２
が形成されており、このｐ型エピタキシャル層２内には
ｎ型サブコレクタ層３が形成されている。そしてこのｐ
型エピタキシャル層２上にはｎ型エピタキシャル層４が
形成されている。
更にｎ型エピタキシャル層４表面からｐ型高濃度層７に
達し表面にシリコン酸化膜８が形成された素子分離用の
溝15が形成されており、この溝15中には多結晶シリコン
９が埋込まれている。尚、素子形成領域のｎ型エピタキ
シャル層４内にはベース層5,エミッタ層６及びAl電極11
からなるバイポーラトランジスタが形成されている。
達し表面にシリコン酸化膜８が形成された素子分離用の
溝15が形成されており、この溝15中には多結晶シリコン
９が埋込まれている。尚、素子形成領域のｎ型エピタキ
シャル層４内にはベース層5,エミッタ層６及びAl電極11
からなるバイポーラトランジスタが形成されている。
このように構成された第１の実施例による半導体装置に
おいては、溝15の底部はｐ型高濃度層７内に含まれるた
め、溝底部の界面におけるチャンネルの形成を防ぐこと
ができる。又ｐ型高濃度層７とｎ型サブコレクタ層３間
には低濃度のｐ型エピタキシャル層12が介在する為に、
イオン注入によって形成された従来構造でのチャンネル
・ストッパー層であるｐ型高濃度層７とｎ型サブコレク
タ層３との容量増大もなく、更にｐ型高濃度層７は、熱
拡散で形成される為に、結晶欠陥の発生等の問題も生じ
ない。
おいては、溝15の底部はｐ型高濃度層７内に含まれるた
め、溝底部の界面におけるチャンネルの形成を防ぐこと
ができる。又ｐ型高濃度層７とｎ型サブコレクタ層３間
には低濃度のｐ型エピタキシャル層12が介在する為に、
イオン注入によって形成された従来構造でのチャンネル
・ストッパー層であるｐ型高濃度層７とｎ型サブコレク
タ層３との容量増大もなく、更にｐ型高濃度層７は、熱
拡散で形成される為に、結晶欠陥の発生等の問題も生じ
ない。
次に、第１図に示した半導体装置を製造する第１の実施
例の製造方法を第３図（ａ）〜（ｄ）を用いて説明す
る。
例の製造方法を第３図（ａ）〜（ｄ）を用いて説明す
る。
まず第３図（ａ）に示すようにｐ型シリコン基板１上に
選択的に形成したシリコン酸化膜20をマスクにｐ型高濃
度層７を形成する。
選択的に形成したシリコン酸化膜20をマスクにｐ型高濃
度層７を形成する。
次に第３図（ｂ）に示すように全面に、ｐ型エピタキシ
ャル層２を成長させた後、ｎ型不純物を導入し高濃度の
ｎ型サブコレクタ層３を選択的に形成する。
ャル層２を成長させた後、ｎ型不純物を導入し高濃度の
ｎ型サブコレクタ層３を選択的に形成する。
次に第３図（ｃ）に示すように、全面にｎ型エピタキシ
ャル層４を成長させる。
ャル層４を成長させる。
次に第３図（ｄ）に示すように、選択的にｎ型エピタキ
シャル層4,p型エピタキシャル層２をエッチングし、ｐ
型高濃度層７内に迄達する溝15を形成する。その後溝15
の壁を酸化してシリコン酸化膜８を形成したのち、多結
晶シリコンを溝15内に埋設後多結晶シリコン表面を酸化
する。多結晶シリコンの代りにSiO2等の絶縁物を埋設し
てもよい。
シャル層4,p型エピタキシャル層２をエッチングし、ｐ
型高濃度層７内に迄達する溝15を形成する。その後溝15
の壁を酸化してシリコン酸化膜８を形成したのち、多結
晶シリコンを溝15内に埋設後多結晶シリコン表面を酸化
する。多結晶シリコンの代りにSiO2等の絶縁物を埋設し
てもよい。
以下通常の方法でベース層5,エミッタ層6,Al配線を形成
する事によって第１図に示した第１の実施例による半導
体装置が完成する。
する事によって第１図に示した第１の実施例による半導
体装置が完成する。
第２図は第３図に示した第１の実施例の製造方法のうち
第３図（ａ）の工程を変更した第２の実施例による半導
体装置の断面図である。すなわち、第３図（ａ）におい
てｐ型シリコン基板１の全面に熱拡散によりｐ型高濃度
層７を形成したものである。この場合第１の実施例に比
べシリコン酸化膜20の形成とそのパターニング工程が不
要となる利点がある。
第３図（ａ）の工程を変更した第２の実施例による半導
体装置の断面図である。すなわち、第３図（ａ）におい
てｐ型シリコン基板１の全面に熱拡散によりｐ型高濃度
層７を形成したものである。この場合第１の実施例に比
べシリコン酸化膜20の形成とそのパターニング工程が不
要となる利点がある。
以上説明したように本発明は、素子分離用の溝の底部に
チャンネル・ストッパーとなる一導電型高濃度層が形成
され、又、この高濃度層とサブコレクタ層である逆導電
型高濃度層との間には一導電型のエピタキシャル層があ
るので、従来構造の半導体装置におけるチャンネル・ス
トッパー層とサブコレクタ層との接触による容量増加も
なく、チャンネル・ストッパー形成の際の欠陥発生もな
い。従って、半導体装置の特性劣化が少なく、製造歩留
りが向上するという効果がある。
チャンネル・ストッパーとなる一導電型高濃度層が形成
され、又、この高濃度層とサブコレクタ層である逆導電
型高濃度層との間には一導電型のエピタキシャル層があ
るので、従来構造の半導体装置におけるチャンネル・ス
トッパー層とサブコレクタ層との接触による容量増加も
なく、チャンネル・ストッパー形成の際の欠陥発生もな
い。従って、半導体装置の特性劣化が少なく、製造歩留
りが向上するという効果がある。
第１図及び第２図は本発明の第１及び第２の実施例の製
造方法により製造された半導体装置の断面図、第３図
（ａ）〜（ｄ）は本発明の第１の実施例の製造方法を説
明する為の工程順に示した半導体チップの断面図、第４
図（ａ）（ｂ）は従来の半導体装置の製造方法を説明す
るための半導体チップの断面図である。 １……ｐ型シリコン基板、２……ｐ型エピタキシャル
層、３……ｎ型サブコレクタ層、４……ｎ型エピタキシ
ャル層、５……ベース層、６……エミッタ層、７……ｐ
型高濃度層、7A……チャンネル・ストッパー層、8,10,2
0,20A……シリコン酸化膜、９……多結晶シリコン、11
……Al電極、12……フォトレジスト、30……シリコン窒
化膜。
造方法により製造された半導体装置の断面図、第３図
（ａ）〜（ｄ）は本発明の第１の実施例の製造方法を説
明する為の工程順に示した半導体チップの断面図、第４
図（ａ）（ｂ）は従来の半導体装置の製造方法を説明す
るための半導体チップの断面図である。 １……ｐ型シリコン基板、２……ｐ型エピタキシャル
層、３……ｎ型サブコレクタ層、４……ｎ型エピタキシ
ャル層、５……ベース層、６……エミッタ層、７……ｐ
型高濃度層、7A……チャンネル・ストッパー層、8,10,2
0,20A……シリコン酸化膜、９……多結晶シリコン、11
……Al電極、12……フォトレジスト、30……シリコン窒
化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/72
Claims (1)
- 【請求項１】一導電型半導体基板の少くとも一部に熱拡
散により一導電型高濃度層を形成したのち全面に一導電
型エピタキシャル層を形成する工程と、前記エピタキシ
ャル層内に逆導電型高濃度層を形成したのち全面に逆導
電型エピタキシャル層を形成する工程と、前記逆導電型
エピタキシャル層の表面から前記一導電型高濃度層に達
する溝を形成したのち該溝の表面に絶縁膜を形成する工
程と、前記溝中に多結晶シリコン又は絶縁物を埋込む工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61233626A JPH0715940B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61233626A JPH0715940B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6387740A JPS6387740A (ja) | 1988-04-19 |
| JPH0715940B2 true JPH0715940B2 (ja) | 1995-02-22 |
Family
ID=16957993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61233626A Expired - Fee Related JPH0715940B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715940B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1794797B1 (en) * | 2004-07-28 | 2015-09-09 | Quantum Semiconductor, LLC | Layouts for the monolithic integration of cmos and deposited photonic active layers |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124153A (ja) * | 1982-12-29 | 1984-07-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JPS60154626A (ja) * | 1984-01-25 | 1985-08-14 | Hitachi Ltd | 溝内堆積方法および装置 |
-
1986
- 1986-09-30 JP JP61233626A patent/JPH0715940B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6387740A (ja) | 1988-04-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |