JPH0551215B2 - - Google Patents
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- JPH0551215B2 JPH0551215B2 JP61233321A JP23332186A JPH0551215B2 JP H0551215 B2 JPH0551215 B2 JP H0551215B2 JP 61233321 A JP61233321 A JP 61233321A JP 23332186 A JP23332186 A JP 23332186A JP H0551215 B2 JPH0551215 B2 JP H0551215B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- section
- basic clock
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
〔産業上の利用分野〕
本発明はデジタルデータを伝送ラインにシリア
ルに伝送するためのシリアルデータ伝送装置に関
するものである。 〔従来の技術〕 第６図に示す伝送装置は車載の多重配線システ
ムの実施例であり、図において１はパラレル／シ
リアル変換部を含む送信部、２はシリアル／パラ
レル変換部を含む受信部、３はスイツチ入力等の
入力部、４はランプやモータ等の負荷、５はシリ
アル伝送路である。 入力部３で生成されるデジタル信号のパラレル
データを送信部１のパラレル／シリアル変換部に
より所望の変調方式によるデジタルシリアルデー
タに変換しシリアル伝送路５に送出する。受信部
２のシリアル／パラレル変換部はこのシリアルデ
ータを受けてパラレルデータに変換（復調）し、
負荷４を駆動する。 送信部１から送出されるデータの形態として例
えば第７図ａに示すNRZ方式が採用される。図
において、アイドル状態６の後、スタートビツト
（１ビツト）７が送出され、続いて所定ビツト数
（図では16ビツト）のデータビツト８が送出され、
最後にストツプビツト９が送出される。このスタ
ートビツト７及びデータビツト８が１フレームに
相当する。 第７図ｂは第７図ａのシリアルデータを受信側
で復調するための検出パルスを示す。図におい
て、アイドル形態６がＨレベル（以下“１”と記
述する）からＬレベル（以下“０”と記述する）
に変化するタイミングでシリアル／パラレル変換
部２に備えた検出部が起動し、スタートビツト７
を判別後、データビツト８を順次判別する。即
ち、スタートビツト７及びデータビツト８の基本
クロツクの時間幅をT1とすると、アイドル状態
６の“１”から“０”への立下りで最初の検出パ
ルスが出力され、このパルスからT1／２後に第
２の検出パルスを出力する。第２の検出パルス時
に伝送路５の情報を読み、“０”であればスター
トビツト７が送出されたことを判別する。以下第
２の検出パルス後T1の時間幅でデータビツト８
のビツト数分検出パルスを出力し、データビツト
８の各状態を検出する。つまり、基本クロツク幅
の1/2のタイミングで検出パルスを出力し、デー
タビツト８を検出している。 〔発明が解決しようとする問題点〕 斯かる従来の伝送装置にあつては、スタートビ
ツト７によるフレーム同期はとれるが、ビツト同
期はとれないために、送信部と受信部で各々独立
した基本クロツク周波数の誤差や変動により検出
精度が低下する。 以下その理由について詳述する。送信側のクロ
ツク周波数をf0、受信側のクロツク周波数をf1、
１ビツトを16クロツクとすると、第７図ａにおけ
るデータビツト８の期間T16は、 T16＝16／f0×16 となる。また第７図ｂにおける受信側の検出パル
スの第２パルス（スタートビツト７の検出）から
データビツト８の検出パルスまでの期間T16′は、 T16′＝16／f1×16 となる。ここでT16とT16′との時間ズレの限界１
ビツトの50％変動に相当する８／f0とすると、 ８／f0＝T16′−T16＝16／f1×16−16／f0×16 から f0／f1＝1.03 となり、通常送受信側のクロツク周波数f0，f1は
等しいので、クロツクの誤差が３％以上では受信
側における受信エラーの原因となる。またこの
NRZ方式ではスタートビツト７に続くデータビ
ツト８のビツト数が増加し、データ長が長くなる
程クロツク周波数誤差の許容値は低下し検出精度
が低下する。 以上より従来のデータ伝送装置では次のような
問題点がある。 (1) 送信側と受信側の各々独立した基本クロツク
の許容範囲が小さく、データビツトのデータ長
が長い程、許容範囲は小さい。 (2) よつて基本クロツク発生部には高精度が要求
されるが、構成が複雑となりコスト高となる。
また形状も大型化する。 (3) 検出パルスの駆動がアイドル状態の変化（立
下り）とそれに続くスタートビツトの検出によ
るため、パルス性ノイズに対して影響を受けや
すい。 よつて本発明は、上述した従来の問題点に鑑
み、送信部と受信部とに独立のクロツク発生部を
備え、前記送信部のクロツク発生部が発生する基
本クロツクに基づいて、各データが“１”，“０”
情報からなる所定ビツト数のデジタルデータと、
該デジタルデータのスタートを示す同期ビツトと
をシリアルに伝送し、前記受信部のクロツク発生
部が発生する基本クロツクに基づいて前記同期ビ
ツト及び前記データを検出するシリアルデータ伝
送装置において、クロツク発生部をコストアツプ
することなく、送信側と受信側の独立した基本ク
ロツクの許容範囲を広くすると共に、パルス性ノ
イズの影響を受け難くしたシリアルデータ伝送装
置を提供することを目的としている。 〔問題点を解決するための手段〕 上記目的を達成するため本発明により成された
シリアルデータ伝送装置は、送信部と受信部とに
独立のクロツク発生部を備え、前記送信部のクロ
ツク発生部が発生する基本クロツクに基づいて、
各データが“１”，“０”情報からなる所定ビツト
数のデジタルデータと、該デジタルデータのスタ
ートを示す同期ビツトとをシリアルに伝送し、前
記受信部のクロツク発生部が発生する基本クロツ
クに基づいて前記同期ビツト及び前記データを検
出するシリアルデータ伝送装置において、前記送
信部が、前記基本クロツクに基づいて、前記同期
ビツトと、前記データの“１”，“０”情報とを、
１ビツト時間に占めるＨレベル時間であるパルス
幅が互いに異なるパルス信号に変換して送出し、
前記受信部が、受信した信号のＬからＨレベルへ
の立ち上がりに応じて前記基本クロツクに基づい
て作成した時間間隔の異なる検出クロツクによ
り、前記同期ビツトと、前記データの“１”，
“０”情報とを、Ｈレベルが互いに異なるパター
ンとなるように検出することを特徴としている。 〔作用〕 上記構成により、同期ビツト及びそれに続くデ
ータのビツトの“１”，“０”データはそのパルス
幅がたがいに異なるように変換されるので、シリ
アルデータは互いに異なる時間間隔の検出パルス
によつてデータビツトの“１”，“０”情報及び同
期ビツトをそれぞれ検出することによつて復調さ
れる。よつて、送受信側の基本クロツクの周波数
の許容範囲が拡大する。 また、検出パルスが各ビツトの始まりである信
号の立ち上がりに同期して発生される時間間隔の
異なるものであるので、誤差許容値はデータ長さ
に依存せずに一定となると共に、パルス性ノイズ
などに対する排出機能が向上する。 〔発明の実施例〕 以下本発明の実施例を図面と共に説明する。 第１図は本発明に係る伝送装置の実施例を示
し、図において、送信側は入力部３と送信部１か
ら構成される。更に送信部１はパラレル／シリア
ル変換回路２５、データコントローラ２７、デー
タ発生回路２８から構成される。また受信側には
負荷４と受信部２から構成され、受信部２はデー
タ検出回路４０、サンプリングパルス発生回路４
１及びシリアル／パラレル変換回路５２から構成
される。また送信部１と受信部２とは伝送路５で
結合されている。 斯かる構成において、入力部３からのパラレル
データはパラレル／シリアル変換回路２５に入力
されシリアルデータに変換される。変換されたシ
リアルデータはデータコントローラ２７により後
述する同期ビツト（スタートビツト）及びデータ
ビツトの“０”，“１”情報が各々送信側の基本ク
ロツクCK（周波数f0）より所定の変調度でPWM
（パルス幅変調）変調される。PWM変調された
伝送データはデータ発生回路２８に入力され、送
信側の基本クロツクCKのタイミングにより伝送
路５に送出される。受信部２は伝送路５の伝送デ
ータをデータ検出回路４０に入力する。サンプリ
ングパルス発生回路４１は受信側の基本クロツク
（周波数f1）のタイミングにより所定間隔でサン
プリングパルスを発生し、データ検出回路４０で
該パルスにより伝送データのサンプリングを行な
い、伝送データの同期ビツト、データビツトの
“０”又は“１”情報を順次検出する。検出デー
タはシリアル／パラレル変換回路５２でパラレル
データに変換され、負荷４を駆動する。 第２図は本発明に係る伝送路に送出される伝送
データの波形図であり、１フレーム（期間TF）
は１ビツトの同期ビツト（スタートビツト）７、
データビツト８（実施例では16ビツト）、及び１
ビツトのパリテイビツト１０の計18ビツトで構成
される。尚、パリテイビツト１０は設けなくても
よい。 斯かる伝送データにおいて、１ビツト分の時間
TBITは基本クロツクの32クロツクであり、同期ビ
ツト７のパル幅Tsyocは28クロツク、データビツ
ト８のうちデータ“０”のパルス幅T0は８クロ
ツク、データ“１”のパルス幅T1は16クロツク
に設定する。即ち、基本クロツクの周波数をf0と
したとき、１ビツトの時間TBITは TBIT＝32／f0×ｎ （ｎ＝１又は２） であり、同期ビツト７のパルス幅Tsyocは Tsyoc＝28／f0ｎ データビツト８のうちデータ“０”のパルス幅
T0は T0＝８／f0ｎ データ“１”のパルス幅T1は T1＝16／f0ｎ となる。つまり、同期ビツト及びデータビツトは
各々異なる変調度によりパルス幅変調（PWM）
されている。 第３図ａ乃至ｄは受信側で第２図の伝送デーダ
を検出し、復調するためのタイミングチヤートを
示し、図において、第３図ａ，ｂ，ｃは各々第２
図の同期ビツト７、データビツト８のデータ
“１”及びデータ“０”の各１ビツト分の波形を
示し、同図ｄは受信部におけるサンプリングパル
ス信号を示す。各同期ビツト７、データビツト８
のＬレベルからＨレベルの立上がりで受信部のカ
ウンタが起動し、第１のパルス信号が該立上りの
タイミングで出力する。以下サンプリングパルス
信号がS1→S2→S3の順で発生する。各パルス信号
S1，S2，S3はそのタイミングで伝送データをサン
プリングし、ＨレベルかＬレベルの検出を行な
う。第１のパルスS0からS1，S2，S3までの時t1，
t2，t3は受信部の基本クロツクの各５クロツク、
12クロツク、22クロツクである。即ち受信部の基
本クロツク周波数をf1とすると、時間t1は t1＝５／f1×ｎ （ｎ＝１又は２） であり、t2，t3は各々 t2＝12／f1×ｎ t3＝22／f1×ｎ である。尚、送受信のクロツク周波数f0，f1は通
常等しく設定する。サンプリングパルス信号S1，
S2，S3で検出されたＨレベル又はＬレベルは同期
ビツト７及びデータビツト８の“１”又は“０”
情報により各々表１に示す真理値表のように設定
される。
ルに伝送するためのシリアルデータ伝送装置に関
するものである。 〔従来の技術〕 第６図に示す伝送装置は車載の多重配線システ
ムの実施例であり、図において１はパラレル／シ
リアル変換部を含む送信部、２はシリアル／パラ
レル変換部を含む受信部、３はスイツチ入力等の
入力部、４はランプやモータ等の負荷、５はシリ
アル伝送路である。 入力部３で生成されるデジタル信号のパラレル
データを送信部１のパラレル／シリアル変換部に
より所望の変調方式によるデジタルシリアルデー
タに変換しシリアル伝送路５に送出する。受信部
２のシリアル／パラレル変換部はこのシリアルデ
ータを受けてパラレルデータに変換（復調）し、
負荷４を駆動する。 送信部１から送出されるデータの形態として例
えば第７図ａに示すNRZ方式が採用される。図
において、アイドル状態６の後、スタートビツト
（１ビツト）７が送出され、続いて所定ビツト数
（図では16ビツト）のデータビツト８が送出され、
最後にストツプビツト９が送出される。このスタ
ートビツト７及びデータビツト８が１フレームに
相当する。 第７図ｂは第７図ａのシリアルデータを受信側
で復調するための検出パルスを示す。図におい
て、アイドル形態６がＨレベル（以下“１”と記
述する）からＬレベル（以下“０”と記述する）
に変化するタイミングでシリアル／パラレル変換
部２に備えた検出部が起動し、スタートビツト７
を判別後、データビツト８を順次判別する。即
ち、スタートビツト７及びデータビツト８の基本
クロツクの時間幅をT1とすると、アイドル状態
６の“１”から“０”への立下りで最初の検出パ
ルスが出力され、このパルスからT1／２後に第
２の検出パルスを出力する。第２の検出パルス時
に伝送路５の情報を読み、“０”であればスター
トビツト７が送出されたことを判別する。以下第
２の検出パルス後T1の時間幅でデータビツト８
のビツト数分検出パルスを出力し、データビツト
８の各状態を検出する。つまり、基本クロツク幅
の1/2のタイミングで検出パルスを出力し、デー
タビツト８を検出している。 〔発明が解決しようとする問題点〕 斯かる従来の伝送装置にあつては、スタートビ
ツト７によるフレーム同期はとれるが、ビツト同
期はとれないために、送信部と受信部で各々独立
した基本クロツク周波数の誤差や変動により検出
精度が低下する。 以下その理由について詳述する。送信側のクロ
ツク周波数をf0、受信側のクロツク周波数をf1、
１ビツトを16クロツクとすると、第７図ａにおけ
るデータビツト８の期間T16は、 T16＝16／f0×16 となる。また第７図ｂにおける受信側の検出パル
スの第２パルス（スタートビツト７の検出）から
データビツト８の検出パルスまでの期間T16′は、 T16′＝16／f1×16 となる。ここでT16とT16′との時間ズレの限界１
ビツトの50％変動に相当する８／f0とすると、 ８／f0＝T16′−T16＝16／f1×16−16／f0×16 から f0／f1＝1.03 となり、通常送受信側のクロツク周波数f0，f1は
等しいので、クロツクの誤差が３％以上では受信
側における受信エラーの原因となる。またこの
NRZ方式ではスタートビツト７に続くデータビ
ツト８のビツト数が増加し、データ長が長くなる
程クロツク周波数誤差の許容値は低下し検出精度
が低下する。 以上より従来のデータ伝送装置では次のような
問題点がある。 (1) 送信側と受信側の各々独立した基本クロツク
の許容範囲が小さく、データビツトのデータ長
が長い程、許容範囲は小さい。 (2) よつて基本クロツク発生部には高精度が要求
されるが、構成が複雑となりコスト高となる。
また形状も大型化する。 (3) 検出パルスの駆動がアイドル状態の変化（立
下り）とそれに続くスタートビツトの検出によ
るため、パルス性ノイズに対して影響を受けや
すい。 よつて本発明は、上述した従来の問題点に鑑
み、送信部と受信部とに独立のクロツク発生部を
備え、前記送信部のクロツク発生部が発生する基
本クロツクに基づいて、各データが“１”，“０”
情報からなる所定ビツト数のデジタルデータと、
該デジタルデータのスタートを示す同期ビツトと
をシリアルに伝送し、前記受信部のクロツク発生
部が発生する基本クロツクに基づいて前記同期ビ
ツト及び前記データを検出するシリアルデータ伝
送装置において、クロツク発生部をコストアツプ
することなく、送信側と受信側の独立した基本ク
ロツクの許容範囲を広くすると共に、パルス性ノ
イズの影響を受け難くしたシリアルデータ伝送装
置を提供することを目的としている。 〔問題点を解決するための手段〕 上記目的を達成するため本発明により成された
シリアルデータ伝送装置は、送信部と受信部とに
独立のクロツク発生部を備え、前記送信部のクロ
ツク発生部が発生する基本クロツクに基づいて、
各データが“１”，“０”情報からなる所定ビツト
数のデジタルデータと、該デジタルデータのスタ
ートを示す同期ビツトとをシリアルに伝送し、前
記受信部のクロツク発生部が発生する基本クロツ
クに基づいて前記同期ビツト及び前記データを検
出するシリアルデータ伝送装置において、前記送
信部が、前記基本クロツクに基づいて、前記同期
ビツトと、前記データの“１”，“０”情報とを、
１ビツト時間に占めるＨレベル時間であるパルス
幅が互いに異なるパルス信号に変換して送出し、
前記受信部が、受信した信号のＬからＨレベルへ
の立ち上がりに応じて前記基本クロツクに基づい
て作成した時間間隔の異なる検出クロツクによ
り、前記同期ビツトと、前記データの“１”，
“０”情報とを、Ｈレベルが互いに異なるパター
ンとなるように検出することを特徴としている。 〔作用〕 上記構成により、同期ビツト及びそれに続くデ
ータのビツトの“１”，“０”データはそのパルス
幅がたがいに異なるように変換されるので、シリ
アルデータは互いに異なる時間間隔の検出パルス
によつてデータビツトの“１”，“０”情報及び同
期ビツトをそれぞれ検出することによつて復調さ
れる。よつて、送受信側の基本クロツクの周波数
の許容範囲が拡大する。 また、検出パルスが各ビツトの始まりである信
号の立ち上がりに同期して発生される時間間隔の
異なるものであるので、誤差許容値はデータ長さ
に依存せずに一定となると共に、パルス性ノイズ
などに対する排出機能が向上する。 〔発明の実施例〕 以下本発明の実施例を図面と共に説明する。 第１図は本発明に係る伝送装置の実施例を示
し、図において、送信側は入力部３と送信部１か
ら構成される。更に送信部１はパラレル／シリア
ル変換回路２５、データコントローラ２７、デー
タ発生回路２８から構成される。また受信側には
負荷４と受信部２から構成され、受信部２はデー
タ検出回路４０、サンプリングパルス発生回路４
１及びシリアル／パラレル変換回路５２から構成
される。また送信部１と受信部２とは伝送路５で
結合されている。 斯かる構成において、入力部３からのパラレル
データはパラレル／シリアル変換回路２５に入力
されシリアルデータに変換される。変換されたシ
リアルデータはデータコントローラ２７により後
述する同期ビツト（スタートビツト）及びデータ
ビツトの“０”，“１”情報が各々送信側の基本ク
ロツクCK（周波数f0）より所定の変調度でPWM
（パルス幅変調）変調される。PWM変調された
伝送データはデータ発生回路２８に入力され、送
信側の基本クロツクCKのタイミングにより伝送
路５に送出される。受信部２は伝送路５の伝送デ
ータをデータ検出回路４０に入力する。サンプリ
ングパルス発生回路４１は受信側の基本クロツク
（周波数f1）のタイミングにより所定間隔でサン
プリングパルスを発生し、データ検出回路４０で
該パルスにより伝送データのサンプリングを行な
い、伝送データの同期ビツト、データビツトの
“０”又は“１”情報を順次検出する。検出デー
タはシリアル／パラレル変換回路５２でパラレル
データに変換され、負荷４を駆動する。 第２図は本発明に係る伝送路に送出される伝送
データの波形図であり、１フレーム（期間TF）
は１ビツトの同期ビツト（スタートビツト）７、
データビツト８（実施例では16ビツト）、及び１
ビツトのパリテイビツト１０の計18ビツトで構成
される。尚、パリテイビツト１０は設けなくても
よい。 斯かる伝送データにおいて、１ビツト分の時間
TBITは基本クロツクの32クロツクであり、同期ビ
ツト７のパル幅Tsyocは28クロツク、データビツ
ト８のうちデータ“０”のパルス幅T0は８クロ
ツク、データ“１”のパルス幅T1は16クロツク
に設定する。即ち、基本クロツクの周波数をf0と
したとき、１ビツトの時間TBITは TBIT＝32／f0×ｎ （ｎ＝１又は２） であり、同期ビツト７のパルス幅Tsyocは Tsyoc＝28／f0ｎ データビツト８のうちデータ“０”のパルス幅
T0は T0＝８／f0ｎ データ“１”のパルス幅T1は T1＝16／f0ｎ となる。つまり、同期ビツト及びデータビツトは
各々異なる変調度によりパルス幅変調（PWM）
されている。 第３図ａ乃至ｄは受信側で第２図の伝送デーダ
を検出し、復調するためのタイミングチヤートを
示し、図において、第３図ａ，ｂ，ｃは各々第２
図の同期ビツト７、データビツト８のデータ
“１”及びデータ“０”の各１ビツト分の波形を
示し、同図ｄは受信部におけるサンプリングパル
ス信号を示す。各同期ビツト７、データビツト８
のＬレベルからＨレベルの立上がりで受信部のカ
ウンタが起動し、第１のパルス信号が該立上りの
タイミングで出力する。以下サンプリングパルス
信号がS1→S2→S3の順で発生する。各パルス信号
S1，S2，S3はそのタイミングで伝送データをサン
プリングし、ＨレベルかＬレベルの検出を行な
う。第１のパルスS0からS1，S2，S3までの時t1，
t2，t3は受信部の基本クロツクの各５クロツク、
12クロツク、22クロツクである。即ち受信部の基
本クロツク周波数をf1とすると、時間t1は t1＝５／f1×ｎ （ｎ＝１又は２） であり、t2，t3は各々 t2＝12／f1×ｎ t3＝22／f1×ｎ である。尚、送受信のクロツク周波数f0，f1は通
常等しく設定する。サンプリングパルス信号S1，
S2，S3で検出されたＨレベル又はＬレベルは同期
ビツト７及びデータビツト８の“１”又は“０”
情報により各々表１に示す真理値表のように設定
される。
以上のように本発明によれば、送信側と受信側
の基本クロツク周波数の誤差許容値を大幅に向上
することができる。また伝送データは同期ビツト
方式であるために、該誤差許容値はデータ長に依
存せずに一定となる。従つてパルス性ノイズ等に
対する排除機能が向上し、伝送データの品質が向
上する。 更に誤差許容値が大であるから基本クロツクを
得るための発振器を高精度とする必要がなく、該
発振器が安価で簡単に構成することができる。
の基本クロツク周波数の誤差許容値を大幅に向上
することができる。また伝送データは同期ビツト
方式であるために、該誤差許容値はデータ長に依
存せずに一定となる。従つてパルス性ノイズ等に
対する排除機能が向上し、伝送データの品質が向
上する。 更に誤差許容値が大であるから基本クロツクを
得るための発振器を高精度とする必要がなく、該
発振器が安価で簡単に構成することができる。
第１図は本発明に係るシリアルデータ伝送装置
の実施例を示すブロツク図、第２図は第１図装置
における伝送路に送出されるシリアルデータの波
形図、第３図は１ビツト当りのシリアルデータ及
び受信側のサンプング検出パルスのタイミングチ
ヤート、第４図及び第５図は各々第１図における
送信部と受信部の具体的構成を示すブロツク図、
第６図は従来のデータ伝送装置を示すブロツク
図、第７図ａ，ｂは第６図装置における伝送路に
送出されるデータ波形図及び受信側のサンプリン
グ検出パルスの波形図である。 １……送信部、２……受信部、５……伝送路、
７……同期ビツト、８……データビツト、２０…
…分周回路、２１……ライトイネーブル発生回
路、２２……フレームカウンター、２３……入／
出力ハツフア、２４……ラツチ回路、２５……シ
フトレジスタ、２６……パリテイ発生回路、２７
……データコントローラ、２８……データ発生回
路、２９……データセツト信号、３０……シフト
パルス信号、３１……入力データ、４０……デー
タ検出回路、４１……サンプリングクロツク＆シ
フトパルス発生回路、４２……エラー出力発生回
路、４３……ラツチ禁止信号、４４……パリテイ
チエツク回路、４５……ラツチコントロール回
路、４６……ラツチタイミング発生回路、４７…
…サンプリング信号、４８……受信エラー信号、
４９……ラツチ信号、５０……データ。
の実施例を示すブロツク図、第２図は第１図装置
における伝送路に送出されるシリアルデータの波
形図、第３図は１ビツト当りのシリアルデータ及
び受信側のサンプング検出パルスのタイミングチ
ヤート、第４図及び第５図は各々第１図における
送信部と受信部の具体的構成を示すブロツク図、
第６図は従来のデータ伝送装置を示すブロツク
図、第７図ａ，ｂは第６図装置における伝送路に
送出されるデータ波形図及び受信側のサンプリン
グ検出パルスの波形図である。 １……送信部、２……受信部、５……伝送路、
７……同期ビツト、８……データビツト、２０…
…分周回路、２１……ライトイネーブル発生回
路、２２……フレームカウンター、２３……入／
出力ハツフア、２４……ラツチ回路、２５……シ
フトレジスタ、２６……パリテイ発生回路、２７
……データコントローラ、２８……データ発生回
路、２９……データセツト信号、３０……シフト
パルス信号、３１……入力データ、４０……デー
タ検出回路、４１……サンプリングクロツク＆シ
フトパルス発生回路、４２……エラー出力発生回
路、４３……ラツチ禁止信号、４４……パリテイ
チエツク回路、４５……ラツチコントロール回
路、４６……ラツチタイミング発生回路、４７…
…サンプリング信号、４８……受信エラー信号、
４９……ラツチ信号、５０……データ。
Claims (1)
- 【特許請求の範囲】 １ 送信部と受信部とに独立のクロツク発生部を
備え、前記送信部のクロツク発生部が発生する基
本クロツクに基づいて、各データが“１”，“０”
情報からなる所定ビツト数のデジタルデータと、
該デジタルデータのスタートを示す同期ビツトと
をシリアルに伝送し、前記受信部のクロツク発生
部が発生する基本クロツクに基づいて前記同期ビ
ツト及び前記データを検出するシリアルデータ伝
送装置において、 前記送信部が、前記基本クロツクに基づいて、
前記同期ビツトと、前記データの“１”，“０”情
報とを、１ビツト時間に占めるＨレベル時間であ
るパルス幅が互いに異なるパルス信号に変換して
送出し、 前記受信部が、受信した信号のＬからＨレベル
への立ち上がりに応じて前記基本クロツクに基づ
いて作成した時間間隔の異なる検出クロツクによ
り、前記同期ビツトと、前記データの“１”，
“０”情報とを、Ｈレベルが互いに異なるパター
ンとなるように検出する ことを特徴とするシリアルデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61233321A JPS63190457A (ja) | 1986-10-02 | 1986-10-02 | シリアルデ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61233321A JPS63190457A (ja) | 1986-10-02 | 1986-10-02 | シリアルデ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63190457A JPS63190457A (ja) | 1988-08-08 |
| JPH0551215B2 true JPH0551215B2 (ja) | 1993-08-02 |
Family
ID=16953307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61233321A Granted JPS63190457A (ja) | 1986-10-02 | 1986-10-02 | シリアルデ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63190457A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10150475A (ja) * | 1996-11-18 | 1998-06-02 | Mitsubishi Electric Corp | データ転送装置 |
| JP4747761B2 (ja) * | 2005-09-26 | 2011-08-17 | 日本電気株式会社 | シリアル信号判定回路 |
| DE102007053811A1 (de) * | 2007-11-12 | 2009-05-14 | Robert Bosch Gmbh | Verfahren zum Übertragen von Daten |
| JP5987371B2 (ja) * | 2012-03-09 | 2016-09-07 | セイコーエプソン株式会社 | データ受信回路、電子機器、及びデータ受信方法 |
| JP5977152B2 (ja) * | 2012-11-20 | 2016-08-24 | 株式会社デンソー | 通信装置 |
| JP6054735B2 (ja) * | 2012-12-19 | 2016-12-27 | 株式会社デンソー | トランシーバ、通信装置 |
| JP6860039B2 (ja) * | 2019-06-24 | 2021-04-14 | セイコーエプソン株式会社 | 制御装置及び電子機器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50134508A (ja) * | 1974-04-10 | 1975-10-24 | ||
| JPS6172454A (ja) * | 1984-09-18 | 1986-04-14 | Fujikura Ltd | 光モデムの復調回路 |
-
1986
- 1986-10-02 JP JP61233321A patent/JPS63190457A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63190457A (ja) | 1988-08-08 |
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