JPH055142B2 - - Google Patents
Info
- Publication number
- JPH055142B2 JPH055142B2 JP59056046A JP5604684A JPH055142B2 JP H055142 B2 JPH055142 B2 JP H055142B2 JP 59056046 A JP59056046 A JP 59056046A JP 5604684 A JP5604684 A JP 5604684A JP H055142 B2 JPH055142 B2 JP H055142B2
- Authority
- JP
- Japan
- Prior art keywords
- label
- circuit
- image
- labeling
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V10/00—Arrangements for image or video recognition or understanding
- G06V10/20—Image preprocessing
- G06V10/26—Segmentation of patterns in the image field; Cutting or merging of image elements to establish the pattern region, e.g. clustering-based techniques; Detection of occlusion
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V10/00—Arrangements for image or video recognition or understanding
- G06V10/40—Extraction of image or video features
- G06V10/44—Local feature extraction by analysis of parts of the pattern, e.g. by detecting edges, contours, loops, corners, strokes or intersections; Connectivity analysis, e.g. of connected components
- G06V10/457—Local feature extraction by analysis of parts of the pattern, e.g. by detecting edges, contours, loops, corners, strokes or intersections; Connectivity analysis, e.g. of connected components by analysing connectivity, e.g. edge linking, connected component analysis or slices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Multimedia (AREA)
- Theoretical Computer Science (AREA)
- Computer Vision & Pattern Recognition (AREA)
- Image Analysis (AREA)
- Image Processing (AREA)
- Character Input (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、パターン認識技術に係り、特に、パ
ターン認識時の画像の個数および各画像へのラベ
ル付け、ラベル毎の面積検出、画像の頂点座標、
画像の包含関係等を認識するのに好適な画像処理
用セグメンテーシヨン装置に関する。
ターン認識時の画像の個数および各画像へのラベ
ル付け、ラベル毎の面積検出、画像の頂点座標、
画像の包含関係等を認識するのに好適な画像処理
用セグメンテーシヨン装置に関する。
従来から、セグメンテーシヨン処理というもの
は、第１図ａに示すような画像において、その中
に存在する画像要素（２値画像において、１ある
いは０のどちらかの論理に定理された画素が、近
傍間で互いに一方の論理で連結した関係にある画
素の集合体）を、第１図ｂに示すように、それぞ
れL1，L2，L3，L4と順番に番号をつけるかごと
くラベル付けと、さらには、ラベル付けされた個
数、ラベル付けされた画像要素の面積等を認識し
て、画像の領域分割する処理であることは周知の
とうりである。
は、第１図ａに示すような画像において、その中
に存在する画像要素（２値画像において、１ある
いは０のどちらかの論理に定理された画素が、近
傍間で互いに一方の論理で連結した関係にある画
素の集合体）を、第１図ｂに示すように、それぞ
れL1，L2，L3，L4と順番に番号をつけるかごと
くラベル付けと、さらには、ラベル付けされた個
数、ラベル付けされた画像要素の面積等を認識し
て、画像の領域分割する処理であることは周知の
とうりである。
従来、このような処理は、第２図ａに示すよう
に、２値化された画像信号３を格納するための２
値メモリ４と、ラベル付けされた後の内容を格納
するためのラベルメモリ５を用意し、これらのメ
モリは、CPU７からバス６を介して直接読み出
し可能なようにした装置構成により、プログラム
メモリ８にあらかじめ定めたプログラム内容に従
つたソフトウエア処理によつて、２値メモリ４か
ら、第２図ｂに示すように、注目する画素ｆ（ｉ，
ｊ）の近傍画素ｍ×ｎを切り出す。そして同時
に、第２図ｃに示すように、ラベルメモリ５か
ら、ｆ（ｉ，ｊ）に対応するＦ（ｉ，ｊ）の近傍の
既にラベル付けされた内容を切り出しておく。そ
して、切り出したｍ×ｎの２値画像の内容と、既
にラベル付けされた近傍のラベル内容に従つてＦ
（ｉ，ｊ）にラベル付けし、ラベルメモリ５に格
納する方法等を用いていた。
に、２値化された画像信号３を格納するための２
値メモリ４と、ラベル付けされた後の内容を格納
するためのラベルメモリ５を用意し、これらのメ
モリは、CPU７からバス６を介して直接読み出
し可能なようにした装置構成により、プログラム
メモリ８にあらかじめ定めたプログラム内容に従
つたソフトウエア処理によつて、２値メモリ４か
ら、第２図ｂに示すように、注目する画素ｆ（ｉ，
ｊ）の近傍画素ｍ×ｎを切り出す。そして同時
に、第２図ｃに示すように、ラベルメモリ５か
ら、ｆ（ｉ，ｊ）に対応するＦ（ｉ，ｊ）の近傍の
既にラベル付けされた内容を切り出しておく。そ
して、切り出したｍ×ｎの２値画像の内容と、既
にラベル付けされた近傍のラベル内容に従つてＦ
（ｉ，ｊ）にラベル付けし、ラベルメモリ５に格
納する方法等を用いていた。
したがつて、このような処理を行うには、すべ
てソフトウエア処理に依存することから、大量の
プログラムメモリ、画像メモリ、ワークメモリ等
が必要であり、かつ多量の計算処理が必要とな
り、認識時間が非常に遅くなつていた。またそれ
に伴つて、装置規模が大きくなり、高価であるこ
となどの欠点があり、実用的ではなかつた。
てソフトウエア処理に依存することから、大量の
プログラムメモリ、画像メモリ、ワークメモリ等
が必要であり、かつ多量の計算処理が必要とな
り、認識時間が非常に遅くなつていた。またそれ
に伴つて、装置規模が大きくなり、高価であるこ
となどの欠点があり、実用的ではなかつた。
本発明の目的は、上記した欠点をなくし、簡単
な回路構成により、画像のセグメンテーシヨン
（領域分割）をリアルタイムで処理し、画像のラ
ベリング、ラベル個数、面積、頂点座標、画像の
包含関係等を検出し、パターン認識を安易にする
ことができる画像処理用セグメンテーシヨン装置
を提供することにある。
な回路構成により、画像のセグメンテーシヨン
（領域分割）をリアルタイムで処理し、画像のラ
ベリング、ラベル個数、面積、頂点座標、画像の
包含関係等を検出し、パターン認識を安易にする
ことができる画像処理用セグメンテーシヨン装置
を提供することにある。
従来より、セグメンテーシヨン処理のラベル付
けは、注目する画素の近傍のｍ×ｎ画素を切り出
してソフト的な処理によりラベル付けし、画像が
ラインスキヤンされる方向へと行つて処理してい
た。このラベル付け方法を第３図に示す３×２の
サイズで局部切り出しを行つた場合について説明
する。まず、第２図ａに示すように２値画像４を
Ｂとして、第３図ｂに示すように、注目する画素
Bf＝Ｂ（ｉ，ｊ）、その周りの画素をそれぞれ、
Bw1＝Ｂ（ｉ−１，ｊ−１），Bw2＝Ｂ（ｉ，Ｊ−
１），Bw3＝Ｂ（ｉ＋１，ｊ−１），Bx＝Ｂ（ｉ−
１，ｊ），By＝Ｂ（ｉ＋１，ｊ）とする。そして、
これに対応して第２図ａのラベル画像５から第３
図ｃに示すように、３×２のラベルデータ画像を
同時に切り出す。このとき、ラベル付けする画素
をLf＝Ｌ（ｉ，ｊ）として、既にラベル付けされ
ている画素をLw1＝Ｌ（ｉ−１，ｊ−１），Lw2＝
Ｌ（ｉ，ｊ−１），Lw3＝Ｌ（ｉ＋１，ｊ−１），
Lx＝Ｌ（ｉ−１，ｊ），とする。
けは、注目する画素の近傍のｍ×ｎ画素を切り出
してソフト的な処理によりラベル付けし、画像が
ラインスキヤンされる方向へと行つて処理してい
た。このラベル付け方法を第３図に示す３×２の
サイズで局部切り出しを行つた場合について説明
する。まず、第２図ａに示すように２値画像４を
Ｂとして、第３図ｂに示すように、注目する画素
Bf＝Ｂ（ｉ，ｊ）、その周りの画素をそれぞれ、
Bw1＝Ｂ（ｉ−１，ｊ−１），Bw2＝Ｂ（ｉ，Ｊ−
１），Bw3＝Ｂ（ｉ＋１，ｊ−１），Bx＝Ｂ（ｉ−
１，ｊ），By＝Ｂ（ｉ＋１，ｊ）とする。そして、
これに対応して第２図ａのラベル画像５から第３
図ｃに示すように、３×２のラベルデータ画像を
同時に切り出す。このとき、ラベル付けする画素
をLf＝Ｌ（ｉ，ｊ）として、既にラベル付けされ
ている画素をLw1＝Ｌ（ｉ−１，ｊ−１），Lw2＝
Ｌ（ｉ，ｊ−１），Lw3＝Ｌ（ｉ＋１，ｊ−１），
Lx＝Ｌ（ｉ−１，ｊ），とする。
このような状態において、注目する２値画像の
論理内容が、一方の論理で連結性があるかどうか
調べてこれを分類すると、第３図ａに示すよう
に、全く画素間に連結性がなく、注目する画素が
新しいラベルとして定義される場合のパターン
と、Bw3，By，Bf，Bxが連結し、Bw2の論理が
逸つた場合には、Lw3とLxが同一のものであり
ながら、異つたラベルが付く場合のパターンと、
注目する画素が、既に決定している周辺のラベル
Lw2，Lw3，Lxのいづれかのラベルが付く場合
のパターンと３種類に分類することができる。こ
の３種類のラベル付パターンについて、第３図に
より詳しく説明する。
論理内容が、一方の論理で連結性があるかどうか
調べてこれを分類すると、第３図ａに示すよう
に、全く画素間に連結性がなく、注目する画素が
新しいラベルとして定義される場合のパターン
と、Bw3，By，Bf，Bxが連結し、Bw2の論理が
逸つた場合には、Lw3とLxが同一のものであり
ながら、異つたラベルが付く場合のパターンと、
注目する画素が、既に決定している周辺のラベル
Lw2，Lw3，Lxのいづれかのラベルが付く場合
のパターンと３種類に分類することができる。こ
の３種類のラベル付パターンについて、第３図に
より詳しく説明する。
２値画像Ｂは、２値論理であつて、正論理を
“１”で表現し、その反対の論理つまり負論理を
“０”で表現していることは言うまでもない。ま
た、第３図ａでは、画素切り出しを３×２で示し
ており注目画素（ラベル付を行う画素）には〇印
を示している。また、３×２の切り出し画素の表
現の中で＊（アスタリスク）は画素の論理が
“１”であつても“０”であつてもどちらでも良
いことを表現しているものである。
“１”で表現し、その反対の論理つまり負論理を
“０”で表現していることは言うまでもない。ま
た、第３図ａでは、画素切り出しを３×２で示し
ており注目画素（ラベル付を行う画素）には〇印
を示している。また、３×２の切り出し画素の表
現の中で＊（アスタリスク）は画素の論理が
“１”であつても“０”であつてもどちらでも良
いことを表現しているものである。
３×２画素切出しにおけるラベル付の基本は、
注目画素Bfが、既にラベル付が完了している画
素、Bw1，Bw2，Bw3，Bx論理の中でどの画素
と同じ論理になつているかを逐次判定しながら行
つていくものである。ここで、この３×２の切出
しは、第４図にあるラベル付けした結果の画像平
面で説明すると注目画素は、左上から右方向へ１
画素毎にずらし、１行が終わつた場合には、１行
下へずらし、また左側から順次進められる。した
がつて、２値画像で画素の論理を判断し、ラベル
付結果をラベル画像Ｌに格納して行き、２値画像
Ｂとラベル画像Ｌとを同時に参照しながらラベル
付を進めるものである。但し、注目画素には、注
目画素の移動形態から既にベル付が成されている
Bw1〜3とBxの４画素のうちいずれかまたは全く
該当しない新しいラベルかのずれかが付けられ
る。
注目画素Bfが、既にラベル付が完了している画
素、Bw1，Bw2，Bw3，Bx論理の中でどの画素
と同じ論理になつているかを逐次判定しながら行
つていくものである。ここで、この３×２の切出
しは、第４図にあるラベル付けした結果の画像平
面で説明すると注目画素は、左上から右方向へ１
画素毎にずらし、１行が終わつた場合には、１行
下へずらし、また左側から順次進められる。した
がつて、２値画像で画素の論理を判断し、ラベル
付結果をラベル画像Ｌに格納して行き、２値画像
Ｂとラベル画像Ｌとを同時に参照しながらラベル
付を進めるものである。但し、注目画素には、注
目画素の移動形態から既にベル付が成されている
Bw1〜3とBxの４画素のうちいずれかまたは全く
該当しない新しいラベルかのずれかが付けられ
る。
また、２値画像における論理の同一性に対して
は、注目画素に対して、真上方向と左右方向で論
理が同一のもので連がつているかにより判定する
ことが原則である。したがつて注目画素Bfに対
してBw2、Bxを直接見るが、Bw3は、Byを経由
してBfとByとBw3が同一のもとなつているかに
より判断する。また、Bw1は、Bw2もしくはBx
で判定できる。
は、注目画素に対して、真上方向と左右方向で論
理が同一のもので連がつているかにより判定する
ことが原則である。したがつて注目画素Bfに対
してBw2、Bxを直接見るが、Bw3は、Byを経由
してBfとByとBw3が同一のもとなつているかに
より判断する。また、Bw1は、Bw2もしくはBx
で判定できる。
このため、第３図ａの新ラベルは、注目画素の
論理が真上（Bw2）と左側Bxそして右上（Bw3）
の画素との論理に連絡性が全くない場合のパター
ンであることが判定され新ラベルとしてラベル付
けが行われる。
論理が真上（Bw2）と左側Bxそして右上（Bw3）
の画素との論理に連絡性が全くない場合のパター
ンであることが判定され新ラベルとしてラベル付
けが行われる。
また、同図の既在ラベル付けにおいては、注目
画素が真上（Bw2）の画素と同じ場合、左側
（Bx）の画素と同じ場合、右上（Bw3）の画素と
同じ場合には、それぞれ同じ論理の画素のラベル
がそのまま付けられて伝搬して行くことになる。
また、注目画素がBx側とBw3側とも同じ論理で
あることがある。このときには、BxとBw2が同
じラベル番号の場合もあれば異つたラベルの場合
がある。そこで、この場合は、ラベルが異なつて
いる場合と定義してラベルが交わることから、合
流のラベル付として状態を記憶する。このように
して、第３図ａのラベル付け論理に従つて第１図
ａに示す画像にに対してラベル付けを行うと第４
図のようになる。この結果は、３×２の局部切り
出しによつて行うことから、画像に４つの画像要
素があるものでも、実際は、ラベルが10番まで付
けられることになる。しかし、このような場合で
も、第３図ａで説明したように、合流する場合の
論理によれば、第４図で〇印を付けたように、ラ
ベル付けの課程において、l2＝l3，l3＝l4，l1＝l6，
l6＝l7，l1＝l7，l5＝l8，l5＝l9などの関係が出現
し、最終的には、式(1)に示すようになり、第４図
のラベル画像は、第１図ｂのようにラベル付けす
ることができる。
画素が真上（Bw2）の画素と同じ場合、左側
（Bx）の画素と同じ場合、右上（Bw3）の画素と
同じ場合には、それぞれ同じ論理の画素のラベル
がそのまま付けられて伝搬して行くことになる。
また、注目画素がBx側とBw3側とも同じ論理で
あることがある。このときには、BxとBw2が同
じラベル番号の場合もあれば異つたラベルの場合
がある。そこで、この場合は、ラベルが異なつて
いる場合と定義してラベルが交わることから、合
流のラベル付として状態を記憶する。このように
して、第３図ａのラベル付け論理に従つて第１図
ａに示す画像にに対してラベル付けを行うと第４
図のようになる。この結果は、３×２の局部切り
出しによつて行うことから、画像に４つの画像要
素があるものでも、実際は、ラベルが10番まで付
けられることになる。しかし、このような場合で
も、第３図ａで説明したように、合流する場合の
論理によれば、第４図で〇印を付けたように、ラ
ベル付けの課程において、l2＝l3，l3＝l4，l1＝l6，
l6＝l7，l1＝l7，l5＝l8，l5＝l9などの関係が出現
し、最終的には、式(1)に示すようになり、第４図
のラベル画像は、第１図ｂのようにラベル付けす
ることができる。
L1：l1＝l6＝l7
L2：l2＝l3＝l4
L3：l5＝l8＝l9
L4：l10 式(1)
そこで、本発明では、これらの処理の内容をハ
ードウエアで実現し、リアルタイムで高速処理す
る方法を考案した。また本発明では、ラベル付け
を行うと同時に、ラベル付け時の特徴量をいくつ
か検定することを特徴としている。
ードウエアで実現し、リアルタイムで高速処理す
る方法を考案した。また本発明では、ラベル付け
を行うと同時に、ラベル付け時の特徴量をいくつ
か検定することを特徴としている。
その一つは、第４図のようにラベル付けを行つ
た場合において、新ラベルと定義した時の画像の
座標ｘ，ｙを、それぞれ、そのラベルのTOP.X，
TOP.Y座標として検出しておき、そしてさらに、
このTOP.X，TOP.Yが検出された時の座標に対
して、Xp＝TOP.X，Yp＝TOP.Y−１の関係に
ある座標のラベルを自分自身の上位ラベルとして
定義し、検出するものである。これは、ラベルの
統合時に上位ラベルも同時に、ラベルの合流関係
に従つた統合をすると、ラベル付けされた後の画
像要素は、第５図ａのような木構造として表わさ
れ、ラベルL1の画像の中に、ラベルL2，L3が含
まれ、さらに、ラベルL3の画像の中にラベルL4
が含まれていることを表わしている。ここで上位
ラベルの統合は、式(1)で得られた結果により上位
ラベル関係は、ラベル付課程の１ｎの最も小さい
ラベル番号の上位ラベルに集約させてしまい、そ
の後最終的にまとめられたL1〜L4の最終ラベル
と１ｎとラベル付けされた中間課程のラベル付結
果とを照合して統合する。したがつて、第２図ｂ
に示すような画像構成を、ラベル画像それぞれ
の、TOP・Ｘ，TOP.Y座標と、木構造データか
ら認識できる。
た場合において、新ラベルと定義した時の画像の
座標ｘ，ｙを、それぞれ、そのラベルのTOP.X，
TOP.Y座標として検出しておき、そしてさらに、
このTOP.X，TOP.Yが検出された時の座標に対
して、Xp＝TOP.X，Yp＝TOP.Y−１の関係に
ある座標のラベルを自分自身の上位ラベルとして
定義し、検出するものである。これは、ラベルの
統合時に上位ラベルも同時に、ラベルの合流関係
に従つた統合をすると、ラベル付けされた後の画
像要素は、第５図ａのような木構造として表わさ
れ、ラベルL1の画像の中に、ラベルL2，L3が含
まれ、さらに、ラベルL3の画像の中にラベルL4
が含まれていることを表わしている。ここで上位
ラベルの統合は、式(1)で得られた結果により上位
ラベル関係は、ラベル付課程の１ｎの最も小さい
ラベル番号の上位ラベルに集約させてしまい、そ
の後最終的にまとめられたL1〜L4の最終ラベル
と１ｎとラベル付けされた中間課程のラベル付結
果とを照合して統合する。したがつて、第２図ｂ
に示すような画像構成を、ラベル画像それぞれ
の、TOP・Ｘ，TOP.Y座標と、木構造データか
ら認識できる。
もう一つは、従来、ラベル付けを行う時に、ｍ
×ｎの四角形のオペレータでラベル付けを行つて
いたため、処理の範囲が第４図のようにＩ×Ｊの
四角形内に限られていた。そこで、このラベル付
けを画像の任意の場所で自由形状の領域内処理を
可能なようにした。そのため、第５図ｂに示すよ
うに、あらかじめ、自由形状に設定したマスク画
像９を用意し、このマスク画像から第５図ｃのよ
うな２値画像の座標と対応させたｍ×ｎのマスク
画像１０を同時に切り出す。そして、２値画像の
切り出しパターン、マスク画像パターンとの論理
演算により、ｍ×ｎの範囲におけるすべての形状
に対してラベル付けが行なえる。第６図ａは、２
値パターン１１の論理に対して、マスクパターン
が作用するときの論理範囲のパターンを示してお
り、マスクパターンとしては、論理が“１”にな
つたとき、それに対応する２値画の切り出しパタ
ーンを参照しないようにしたラベル付け論理の一
例である。この論理に基づいて、ラベル付けを行
うと、第７図に示すように、斜線の部分がマスク
されているとした場合、第４図に示したものとは
異なつて、ラベルが８まで発生し、マスクされて
いない部分のみの処理が行なわれる。そして、こ
の結果に対して統合処理を行うと式(2)に示すよう
になる。したがつて、この場合、ラベル数は３個
となり、 ML1：L1＝L2＝L3＝L4 ML2：L5＝L6＝L7 ML3：L8 式(2) ML1の中にNL2が含まれ、さらににML2の中に
ML3が含まれた画像構造であることが認識でき
る。
×ｎの四角形のオペレータでラベル付けを行つて
いたため、処理の範囲が第４図のようにＩ×Ｊの
四角形内に限られていた。そこで、このラベル付
けを画像の任意の場所で自由形状の領域内処理を
可能なようにした。そのため、第５図ｂに示すよ
うに、あらかじめ、自由形状に設定したマスク画
像９を用意し、このマスク画像から第５図ｃのよ
うな２値画像の座標と対応させたｍ×ｎのマスク
画像１０を同時に切り出す。そして、２値画像の
切り出しパターン、マスク画像パターンとの論理
演算により、ｍ×ｎの範囲におけるすべての形状
に対してラベル付けが行なえる。第６図ａは、２
値パターン１１の論理に対して、マスクパターン
が作用するときの論理範囲のパターンを示してお
り、マスクパターンとしては、論理が“１”にな
つたとき、それに対応する２値画の切り出しパタ
ーンを参照しないようにしたラベル付け論理の一
例である。この論理に基づいて、ラベル付けを行
うと、第７図に示すように、斜線の部分がマスク
されているとした場合、第４図に示したものとは
異なつて、ラベルが８まで発生し、マスクされて
いない部分のみの処理が行なわれる。そして、こ
の結果に対して統合処理を行うと式(2)に示すよう
になる。したがつて、この場合、ラベル数は３個
となり、 ML1：L1＝L2＝L3＝L4 ML2：L5＝L6＝L7 ML3：L8 式(2) ML1の中にNL2が含まれ、さらににML2の中に
ML3が含まれた画像構造であることが認識でき
る。
このようにしてラベル付けを行う利点として
は、雑音など、認識に影響を及ぼす部分を処理さ
せない場合とか、画面の範囲をあらかじめ分割す
る場合など、これらが曲線的範囲の設定を必要と
する場合に非常に有効であり、パターン認識の処
理の汎用性を高める効果がある。
は、雑音など、認識に影響を及ぼす部分を処理さ
せない場合とか、画面の範囲をあらかじめ分割す
る場合など、これらが曲線的範囲の設定を必要と
する場合に非常に有効であり、パターン認識の処
理の汎用性を高める効果がある。
また、もう一つの特徴としては、ラベル付けさ
れた画像の面積検出である。これは、第７図に示
すようにラベル付された場合、各ラベルを付ける
と同時に、個々のラベル毎に積算値を検出してお
く、そして、式(2)で示された統合関係から、各ラ
ベルの積算値を加算して最終的なラベルの面積が
認識できる。
れた画像の面積検出である。これは、第７図に示
すようにラベル付された場合、各ラベルを付ける
と同時に、個々のラベル毎に積算値を検出してお
く、そして、式(2)で示された統合関係から、各ラ
ベルの積算値を加算して最終的なラベルの面積が
認識できる。
このようにして得られた結果は第８図に示すよ
うにラベルの番号に対して、上位ラベル番号、頂
点座標（Top，Ｘ，Top，Ｙ）面積値を関係付け
て整理させておくことにより画像処理を効率よく
行うことができる。
うにラベルの番号に対して、上位ラベル番号、頂
点座標（Top，Ｘ，Top，Ｙ）面積値を関係付け
て整理させておくことにより画像処理を効率よく
行うことができる。
このように、マスク画面を利用して、任意形状
の領域内で、ハードウエアによるセグメンテーシ
ヨンを行うことにより、第８図に示すように画像
の特徴データであるラベルとラベル数（画像要素
の個数と同じ）、およびラベルの面積、ラベルの
頂点座標、画像の包含関係をリアルタイムで処理
することが可能となる。
の領域内で、ハードウエアによるセグメンテーシ
ヨンを行うことにより、第８図に示すように画像
の特徴データであるラベルとラベル数（画像要素
の個数と同じ）、およびラベルの面積、ラベルの
頂点座標、画像の包含関係をリアルタイムで処理
することが可能となる。
以下、本発明の一実施例を第８図、第９図、第
１０図、第１１図、第１２図により説明する。
１０図、第１１図、第１２図により説明する。
第９図に示すように、セグメンテーシヨン認識
装置４０と同期関係にあるビデオ信号１２が入力
されると、Ａ／Ｄ変換器１３により、あらかじめ
定められたしきい値レベルに従つて、画像アドレ
ス発生から供給されるサンプリングクロツク３７
でＡ／Ｄ変換し、デジタルの２値画像信号１４を
得る。そして２値化信号１４は、セレクタ１５
と、２値メモリ１７に供給する。この２値メモリ
１７はなくても機能するが、本実施例では、２値
メモリ１７の内容をCPU４５からCPUバス４４
ｄを通して読み出し可能なようにし、処理の汎用
性を持たせている。このとき２値メモリ１７、お
よびマスクメモリ３５、そして入力されるビデオ
信号は画像アドレス発生回路３８のアドレス信号
３４ａに同期しており幾何学的な位置関係が一定
に保たれながら動作するようにしてある。そし
て、２値メモリ１７とマスクメモリ３５は、
CPU４５からのCPUバス４４ｄからの指令信号
に従つてそれぞれ内部で画像アドレス信号３４ａ
と切り換えてアクセスできるようにしている。ま
たセレクタ回路１５は、入力されると同時の２値
信号１４と２値メモリ１７からの２値信号１８と
を切り換え、入力と同時にセグメンテーシヨンす
る場合と、メモリに格納した信号を処理する場合
とを選択可能なようにしている。
装置４０と同期関係にあるビデオ信号１２が入力
されると、Ａ／Ｄ変換器１３により、あらかじめ
定められたしきい値レベルに従つて、画像アドレ
ス発生から供給されるサンプリングクロツク３７
でＡ／Ｄ変換し、デジタルの２値画像信号１４を
得る。そして２値化信号１４は、セレクタ１５
と、２値メモリ１７に供給する。この２値メモリ
１７はなくても機能するが、本実施例では、２値
メモリ１７の内容をCPU４５からCPUバス４４
ｄを通して読み出し可能なようにし、処理の汎用
性を持たせている。このとき２値メモリ１７、お
よびマスクメモリ３５、そして入力されるビデオ
信号は画像アドレス発生回路３８のアドレス信号
３４ａに同期しており幾何学的な位置関係が一定
に保たれながら動作するようにしてある。そし
て、２値メモリ１７とマスクメモリ３５は、
CPU４５からのCPUバス４４ｄからの指令信号
に従つてそれぞれ内部で画像アドレス信号３４ａ
と切り換えてアクセスできるようにしている。ま
たセレクタ回路１５は、入力されると同時の２値
信号１４と２値メモリ１７からの２値信号１８と
を切り換え、入力と同時にセグメンテーシヨンす
る場合と、メモリに格納した信号を処理する場合
とを選択可能なようにしている。
そして、画像アドレス発生回路３８からのアド
レス信号３４に同期した２値化信号１６と、マス
ク信号３６は、セグメンテーシヨン処理（具体的
にはラベル付）を行うために、２値画切出回路１
９とマスク画切り出し回路３３によつて、第６図
に示したような２値オペレータ１１とマスクオプ
レータ１０を切り出す。この切出し方法は、両者
とも同一の方法で切り出すことができる。第１０
図により、３×２のサイズのオペレータ切り出し
について説明る。入力される２値信号１６、ある
いはマスク信号３６は、一走査線分のバツフアメ
モリ４９に記憶させると同時に、切り出し用のシ
フトレジスタ５０ｆにラツチする。また、シフト
レジスタ５０ｃには、バツフアメモリ４９に新し
いデータが書き込まれる直前に、一走査線前の同
一Ｘアドレスの２値あるいはマスクデータを読み
出し、ラツチさせる。したがつて、バツフアメモ
リ４９は、画像アドレス信号３４のｘアドレスに
従つて動作し、ラツチ５０は、ｘアドレスの最下
位アドレスのタイミングに従つて、シフトしなが
らラツチさせる。このようにして、ｍ×ｎの局部
切り出しを行い、ラベル付けのため論理信号（４
７または４８）を得る。そして、第９図に示すよ
うに、得られたラベル付け用の論理信号４７，４
８により、第６図に示す。新ラベル、合流、既存
ラベル、ラベル無しのパターンに従つた論理判定
を行つてラベル付けを行う。このラベル付け論理
として本実施例では一方を６ビツトで行つたが、
この論理変数をｈビツトとして任意を決めて処理
することも当然可能である。
レス信号３４に同期した２値化信号１６と、マス
ク信号３６は、セグメンテーシヨン処理（具体的
にはラベル付）を行うために、２値画切出回路１
９とマスク画切り出し回路３３によつて、第６図
に示したような２値オペレータ１１とマスクオプ
レータ１０を切り出す。この切出し方法は、両者
とも同一の方法で切り出すことができる。第１０
図により、３×２のサイズのオペレータ切り出し
について説明る。入力される２値信号１６、ある
いはマスク信号３６は、一走査線分のバツフアメ
モリ４９に記憶させると同時に、切り出し用のシ
フトレジスタ５０ｆにラツチする。また、シフト
レジスタ５０ｃには、バツフアメモリ４９に新し
いデータが書き込まれる直前に、一走査線前の同
一Ｘアドレスの２値あるいはマスクデータを読み
出し、ラツチさせる。したがつて、バツフアメモ
リ４９は、画像アドレス信号３４のｘアドレスに
従つて動作し、ラツチ５０は、ｘアドレスの最下
位アドレスのタイミングに従つて、シフトしなが
らラツチさせる。このようにして、ｍ×ｎの局部
切り出しを行い、ラベル付けのため論理信号（４
７または４８）を得る。そして、第９図に示すよ
うに、得られたラベル付け用の論理信号４７，４
８により、第６図に示す。新ラベル、合流、既存
ラベル、ラベル無しのパターンに従つた論理判定
を行つてラベル付けを行う。このラベル付け論理
として本実施例では一方を６ビツトで行つたが、
この論理変数をｈビツトとして任意を決めて処理
することも当然可能である。
次にラベル付けのためのコードを発生するラベ
ル付用エンコード回路２０について説明する。ラ
ベル付けのためのコードは、２×ｈビツトの信号
を入力信号として、２×ｈビツトのアドレスシン
グが可能なメモリ回路を構成し、あらかじめ、入
力信号の状態によつて示されるアドレスにコード
内容を書き込んでおき、処理する方法とした。こ
の方法によれば、ゲート回路でコードを生成する
よりも、ハードウエア量が少なくてすみ、また入
力の論理信号に対する処理の変更等も安易であ
る。また、コード生成のためのタイミング制御が
非常に簡単である。
ル付用エンコード回路２０について説明する。ラ
ベル付けのためのコードは、２×ｈビツトの信号
を入力信号として、２×ｈビツトのアドレスシン
グが可能なメモリ回路を構成し、あらかじめ、入
力信号の状態によつて示されるアドレスにコード
内容を書き込んでおき、処理する方法とした。こ
の方法によれば、ゲート回路でコードを生成する
よりも、ハードウエア量が少なくてすみ、また入
力の論理信号に対する処理の変更等も安易であ
る。また、コード生成のためのタイミング制御が
非常に簡単である。
このようなラベル付用エンコード回路２０は、
論理信号４７，４８をアドレスとしてラベル付用
のコード２２と、新ラベルが発生したことを示す
新ラベル発生信号２１および合流が発生したこと
を示す合流発生信号５４を出力する。そして、ラ
ベル付けコード２２は、ラベルセレクタ回路５１
へ供給し、コードの内容に従つて注目する画素に
ラベルを付ける。このとき、新ラベル発生回路２
３は、エンコード回路２０から出力される新ラベ
ル発生信号２１によりカウンタを動作させ新ラベ
ルナンバーをラベルセレクタ回路５１に出力す
る。また、一走査線前のラベル情報は、ラベル画
切り出し回路５２から得られるラベル情報を
Wnbit側ラベルラツチ２５へラツチしておき、注
目する画素のまわりのｎ画素の情報を記憶し、ラ
ベルセレクタ回路５１へ出力する。また、１クロ
ツク前の処理で決定されたラベルのXbit側ラベ
ルは、ラベルセレクタ５１からの信号をXbit側
ラベルラツチ２７に記憶し、ラベルセレクタ回路
に出力する。このラベル付動作を、ラベル切り出
しサイズ３×２のときの動作を第１１図により説
明する。同図のように、注目する画素Lfのラベ
ルは、Lw1，Lw2，Lxそして、新ラベルLNのい
ずれかが付けられるが、このどれを選択するか
は、ラベル付コード２２の内容に従つて4TO1セ
レクタ５１で選択し、レジスタLf５４に書き込
む。そしてLfが決定すれば、レジスタLf５４の
内容をレジスタLx２７と、ラベル用バツフアメ
モリ５５へ書き込む。このとき、ラベル用バツフ
アメモリは、Lfの内容が書き込まれる直前に一
走査線前に書き込んだラベル内容を読み出し、次
の画素のラベル付けを行うための内容として、レ
ジスタLw2２５ｂに書き込む動作を行う。そして
同時に、レジスタLw1２５ａはLw2の内容をその
ままシフトする。このような動作をすることによ
つてラベル画像の中を第１１図ｂのオペレータが
そのままの形で平行移動しているような動作を実
現できる。つまり、このことから分るように、従
来のラベル付けにおいては、ラベルメモリとして
２値画と対応したサイズでしかも深さｌビツトの
メモリ容量をもたなければならなかつたものが一
走査線分の容量ですむことになり非常に簡単化で
きる。また、第９図と第１１図において、ラベル
付け処理をして、新ラベルが発生したとすれば、
新ラベル発生回路２３は、新ラベル発生信号２１
によつて新ラベルカウンタガインクリメントさ
れ、そのラベル内容３２は、Lfレジスタ５４に
内容が書かれると同時に、新ラベル内容３２を属
性メモリ４１のアドレス信号として使用すること
により、ラベルナンバーと対応したアドレスに特
徴情報を記憶することができる。そこで、第９
図、第１１図では、そのときのアドレスｘ，ｙを
TOP.X，TOP.Yとして記憶し、さにラベルの包
含関係を示す上位ラベルとしてレジスタLw1の内
容を記憶できるようにしている。
論理信号４７，４８をアドレスとしてラベル付用
のコード２２と、新ラベルが発生したことを示す
新ラベル発生信号２１および合流が発生したこと
を示す合流発生信号５４を出力する。そして、ラ
ベル付けコード２２は、ラベルセレクタ回路５１
へ供給し、コードの内容に従つて注目する画素に
ラベルを付ける。このとき、新ラベル発生回路２
３は、エンコード回路２０から出力される新ラベ
ル発生信号２１によりカウンタを動作させ新ラベ
ルナンバーをラベルセレクタ回路５１に出力す
る。また、一走査線前のラベル情報は、ラベル画
切り出し回路５２から得られるラベル情報を
Wnbit側ラベルラツチ２５へラツチしておき、注
目する画素のまわりのｎ画素の情報を記憶し、ラ
ベルセレクタ回路５１へ出力する。また、１クロ
ツク前の処理で決定されたラベルのXbit側ラベ
ルは、ラベルセレクタ５１からの信号をXbit側
ラベルラツチ２７に記憶し、ラベルセレクタ回路
に出力する。このラベル付動作を、ラベル切り出
しサイズ３×２のときの動作を第１１図により説
明する。同図のように、注目する画素Lfのラベ
ルは、Lw1，Lw2，Lxそして、新ラベルLNのい
ずれかが付けられるが、このどれを選択するか
は、ラベル付コード２２の内容に従つて4TO1セ
レクタ５１で選択し、レジスタLf５４に書き込
む。そしてLfが決定すれば、レジスタLf５４の
内容をレジスタLx２７と、ラベル用バツフアメ
モリ５５へ書き込む。このとき、ラベル用バツフ
アメモリは、Lfの内容が書き込まれる直前に一
走査線前に書き込んだラベル内容を読み出し、次
の画素のラベル付けを行うための内容として、レ
ジスタLw2２５ｂに書き込む動作を行う。そして
同時に、レジスタLw1２５ａはLw2の内容をその
ままシフトする。このような動作をすることによ
つてラベル画像の中を第１１図ｂのオペレータが
そのままの形で平行移動しているような動作を実
現できる。つまり、このことから分るように、従
来のラベル付けにおいては、ラベルメモリとして
２値画と対応したサイズでしかも深さｌビツトの
メモリ容量をもたなければならなかつたものが一
走査線分の容量ですむことになり非常に簡単化で
きる。また、第９図と第１１図において、ラベル
付け処理をして、新ラベルが発生したとすれば、
新ラベル発生回路２３は、新ラベル発生信号２１
によつて新ラベルカウンタガインクリメントさ
れ、そのラベル内容３２は、Lfレジスタ５４に
内容が書かれると同時に、新ラベル内容３２を属
性メモリ４１のアドレス信号として使用すること
により、ラベルナンバーと対応したアドレスに特
徴情報を記憶することができる。そこで、第９
図、第１１図では、そのときのアドレスｘ，ｙを
TOP.X，TOP.Yとして記憶し、さにラベルの包
含関係を示す上位ラベルとしてレジスタLw1の内
容を記憶できるようにしている。
また、合流が発生した時には、合流発生信号５
４が、合流カウンタ５３に入力され、合流発生の
数をカウントする。そして同時に、このカウント
数を合流対メモリのアドレス４２として使用し、
その時に合流したラベルLw2，Lxを一対として
記憶することができる。
４が、合流カウンタ５３に入力され、合流発生の
数をカウントする。そして同時に、このカウント
数を合流対メモリのアドレス４２として使用し、
その時に合流したラベルLw2，Lxを一対として
記憶することができる。
このようにして合流対が記憶することにより、
式(2)の関係付は容易に行える。
式(2)の関係付は容易に行える。
次に、ラベル付け処理時における面積検出につ
いて第９図と第１２図において説明する。第９図
に示すように、ラベルの面積演算回路の入力信号
としては、ラベル情報２８のみで良い。これは、
第１２図に示すように、面積メモリ５６のアドレ
スとしてラベル情報を用い、もし新ラベルとて定
義される信号２１が入力されたならば、イニシヤ
ライズデータ５８をセレクタ５７で切り換えて、
ラベルが示すアドレスに書き込む。そして通常
は、ラベルガアドレスとして入力されると同時に
メモリからのデータリード、そしてデータに対す
る１の加算を行つて再び同一のアドレスに加算後
のデータを出き込む。このようにして処理を行え
ば、統合される前のラベル面積を検出することが
できる。そして統合処理により最終的なラベルの
面積として検出することが可能である。
いて第９図と第１２図において説明する。第９図
に示すように、ラベルの面積演算回路の入力信号
としては、ラベル情報２８のみで良い。これは、
第１２図に示すように、面積メモリ５６のアドレ
スとしてラベル情報を用い、もし新ラベルとて定
義される信号２１が入力されたならば、イニシヤ
ライズデータ５８をセレクタ５７で切り換えて、
ラベルが示すアドレスに書き込む。そして通常
は、ラベルガアドレスとして入力されると同時に
メモリからのデータリード、そしてデータに対す
る１の加算を行つて再び同一のアドレスに加算後
のデータを出き込む。このようにして処理を行え
ば、統合される前のラベル面積を検出することが
できる。そして統合処理により最終的なラベルの
面積として検出することが可能である。
以上のようなハードウエア構成を持つたセグメ
ンテーシヨン装置によれば、ラベル付け、および
ラベルの合流の記憶，上位ラベル，頂点座標，ラ
ベル毎の面積値をリアルタイムで、一画面走査中
に検出することができる。そして、これらの特徴
量をCPUを用いてソフトウエア処理を行うこと
によつて統合された最終情報が認識できる。
ンテーシヨン装置によれば、ラベル付け、および
ラベルの合流の記憶，上位ラベル，頂点座標，ラ
ベル毎の面積値をリアルタイムで、一画面走査中
に検出することができる。そして、これらの特徴
量をCPUを用いてソフトウエア処理を行うこと
によつて統合された最終情報が認識できる。
また、本発明の実施例では、ラベル付け結果の
ラベル画像を格納するメモリを有していないが、
通常画像処理を行う場合ラベル付け結果の画像か
らラベル番号とそれに対応する画像の面積、上位
ラベル、頂点座標の特徴量を抽出するわけである
から、本発明によればその特徴量が同時に抽出さ
れるため、ラベル画像を必要としていない。但
し、ラベル付けした結果の画像を特徴とする場合
には格納メモリを容易に取付可能である。
ラベル画像を格納するメモリを有していないが、
通常画像処理を行う場合ラベル付け結果の画像か
らラベル番号とそれに対応する画像の面積、上位
ラベル、頂点座標の特徴量を抽出するわけである
から、本発明によればその特徴量が同時に抽出さ
れるため、ラベル画像を必要としていない。但
し、ラベル付けした結果の画像を特徴とする場合
には格納メモリを容易に取付可能である。
このため、従来に比べて、簡単なハードウエア
構成により、高速なセグメンテーシヨン処理が行
える。
構成により、高速なセグメンテーシヨン処理が行
える。
本発明によれば、パターン認識のセグメンテー
シヨン処理が、簡単なハードウエア構成により、
ラベル付け、ラベル数の検出，画像の包含関係の
認識、そして、画像の頂点座標、画像の面積検出
が、一画面走査中に高速で処理できるため、パタ
ーン認識時間を非常に短縮できることと、小形の
画像処理装置としての実現が可能なため、従来、
安価な装置で応用できなかつたセグメンテーシヨ
ン処理を実用化できる。
シヨン処理が、簡単なハードウエア構成により、
ラベル付け、ラベル数の検出，画像の包含関係の
認識、そして、画像の頂点座標、画像の面積検出
が、一画面走査中に高速で処理できるため、パタ
ーン認識時間を非常に短縮できることと、小形の
画像処理装置としての実現が可能なため、従来、
安価な装置で応用できなかつたセグメンテーシヨ
ン処理を実用化できる。
第１図はラベリング画像を示す図、第２図は画
像処理装置の構成図、第３図はラベルオペレータ
を表わす図、第４図はラベル画像を示す図、第５
図は木構造とマスク画像を示す図、第６図はラベ
ルオペレータを表わす図、第７図はラベル画像を
示す図、第８図は画像の特徴データを示す図、第
９図は本発明によるセグメンテーシヨン装置のブ
ロツク図、第１０図は第９図におけるオペレータ
切り出し回路のブロツク図、第１１図は同じくラ
ベル付け回路のブロツク図、第１２図は同じく面
積検出回路のブロツク図である。 １３…Ａ／Ｄ変換器、１５…信号セレクタ、１
７…２値メモリ、１９…２値画切出回路、２０…
ラベル付用エンコード回路、２３…新ラベル発生
回路、２５…ラベルラツチ、２７…ラベルラツ
チ、３３…マスク画切出回路、３５…マスクメモ
リ、３８…画像アドレス発生回路、３９…ラベル
の面積演算回路、４０…セグメンテーシヨン装
置、４１…ラベル属性メモリ、４３…合流対メモ
リ、４５…CPU、４６…ラベリング回路、５１
…ラベルセレクタ回路、５２…ラベル画切出回
路、５３…合流カウンタ回路。
像処理装置の構成図、第３図はラベルオペレータ
を表わす図、第４図はラベル画像を示す図、第５
図は木構造とマスク画像を示す図、第６図はラベ
ルオペレータを表わす図、第７図はラベル画像を
示す図、第８図は画像の特徴データを示す図、第
９図は本発明によるセグメンテーシヨン装置のブ
ロツク図、第１０図は第９図におけるオペレータ
切り出し回路のブロツク図、第１１図は同じくラ
ベル付け回路のブロツク図、第１２図は同じく面
積検出回路のブロツク図である。 １３…Ａ／Ｄ変換器、１５…信号セレクタ、１
７…２値メモリ、１９…２値画切出回路、２０…
ラベル付用エンコード回路、２３…新ラベル発生
回路、２５…ラベルラツチ、２７…ラベルラツ
チ、３３…マスク画切出回路、３５…マスクメモ
リ、３８…画像アドレス発生回路、３９…ラベル
の面積演算回路、４０…セグメンテーシヨン装
置、４１…ラベル属性メモリ、４３…合流対メモ
リ、４５…CPU、４６…ラベリング回路、５１
…ラベルセレクタ回路、５２…ラベル画切出回
路、５３…合流カウンタ回路。
Claims (1)
- 【特許請求の範囲】 １ 画像情報を持つた電気信号を入力し、これを
２つの論理を持つ２値化信号に変換し、この信号
を一時記憶するか、あるいは、そのままの信号
で、入力した画像内のパターンを認識する画像処
理において、入力されると同時に２値化された信
号あるいは、一時記憶された２値化信号から、ｍ
×ｎサイズの画像として局部切出しを行い、ｍ×
ｎ個の画素の論理値をすべて出力する２値画切出
し回路と、入力された画像に対し、自由形状の領
域で認識処理する部分と、処理しない部分とを区
別するために、入力された画像処理対象範囲と同
一の画面領域を持つ領域指定メモリ回路を有し、
前記２値画切出し回路で切出された局部切出しと
全く同一の画素サイズ（ｍ×ｎ個）と座標位置関
係を保ちつつ、前記領域指定メモリから読みださ
れた領域指定信号（以下マスク信号という。）か
らｍ×ｎサイズのマスク指定状態の切出しを行い
ｍ×ｎ個のマスク指定の論理値をすべて出力する
ことのできるマスク画切出し回路と、前記２値画
切出し回路と前記マスク画切出し回路から出力さ
れる論理を入力して、ｍ×ｎ画素に切出した２値
画素の中で、注目画素にラベル付けを行うための
制御信号コードとして新ラベル発生信号および合
流発生信号そしてｍ×ｎに切り出された画素の中
で既にラベル付けが行われた画素と同じラベル付
けあるいは新ラベル付けを行わせるためのラベル
付けコードを出力するエンコード回路と、ｍ×ｎ
に切り出された画素の中で既にラベル付けが行わ
れた（ｍ×ｎ−２）個の画素のラベルデータを抽
出するラベル抽出回路と前記エンコード回路から
出力された新ラベル発生信号に従つて新ラベルデ
ータを出力する新ラベル発生回路を設け、前記エ
ンコード回路から出力されるラベル付けコードに
従い前記ラベル抽出回路及び前記新ラベル発生回
路の各々から出力される複数のラベルデータから
注目する画素に付与するラベルを選択するセレク
タ回路と、これらすべての回路が同期して、画像
アドレスに従つた動作を行なわせるための画像ア
ドレス発生回路と、ラベル付けされた画素が新ラ
ベルのとき、その画素の頂点座標アドレスと、一
走査線前の真上の画素を上位とする上位ラベル等
を記憶するラベル属性メモリ回路と、ラベル付け
された各々ラベルのラベルデータの出現個数を計
数してラベルの面積を検出する回路と、前記エン
コード回路より出力されるラベルの統合を表す合
流発生号に基づいて、統合されるべき両者のラベ
ルデータを記憶する回路とを設け、入力される画
像信号が一画面走査すると同時にｍ×ｎの局部切
出しを基本としたラベル付けを行ない、ラベル付
け、およびラベルの面積、ラベルの統合関係、更
には、ラベルの頂点座標、ラベルの包含関係を認
識させることを特徴とした画線処理用セグメンテ
ーシヨン装置。 ２ 前記エンコード回路にいて、ラベル付けを行
うための制御信号コードを発生させるために、２
値画切出し回路およびマスク画切出し回路で切出
された画素の論理信号をアドレス信号として用い
るメモリ回路を設け、入力されるパターンの内容
に従つて定められるコードを予め記憶させてお
き、切出しパターンが得られると同時に、ラベル
付けを行うための制御信号コードを出力すること
を特徴とした特許請求の範囲第１項記載の画像処
理用セグメンテーシヨン装置。 ３ 前記ラベル属性メモリにおいて、新ラベル発
生回路からのラベルデータをアドレスとして特徴
データを書き込むことのできるようにして、新ラ
ベルが発生する都度、XYアドレス、上位アドレ
スのラベルデータを書き込めるようにしたことを
特徴とする特許請求の範囲第１項記載ないし第２
項いずれかに記載の画像処理用セグメンテーシヨ
ン装置。 ４ 前記ラベル面積検出回路において、ラベルデ
ータをアドレスとして用いるメモリ回路と、ラベ
ルデータが入力される都度、ラベルが示すアドレ
スの内容を読み出し、その値に対して１を加算す
る加算回路と、加算した結果を再び前記メモリ回
路に書き込み、新ラベルデータとしてラベルが入
力した場合には、前記メモリ回路にイニシヤルデ
ータ“１”がメモリ回路に書き込まれることを特
徴とした特許請求の範囲第１項記載ないし第２項
ないし第３項いずれかに記載の画像処理用セグメ
ンテーシヨン装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056046A JPS60200379A (ja) | 1984-03-26 | 1984-03-26 | 画像処理用セグメンテ−シヨン装置 |
| US06/714,795 US4718101A (en) | 1984-03-26 | 1985-03-22 | Image processing segmentation apparatus |
| KR1019850001875A KR890003139B1 (ko) | 1984-03-26 | 1985-03-22 | 화상 처리용 분할장치 |
| DE8585103491T DE3586326T2 (de) | 1984-03-26 | 1985-03-25 | Anlage zum verarbeiten und segmentieren von bildern. |
| EP85103491A EP0156344B1 (en) | 1984-03-26 | 1985-03-25 | Image processing segmentation apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056046A JPS60200379A (ja) | 1984-03-26 | 1984-03-26 | 画像処理用セグメンテ−シヨン装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60200379A JPS60200379A (ja) | 1985-10-09 |
| JPH055142B2 true JPH055142B2 (ja) | 1993-01-21 |
Family
ID=13016140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59056046A Granted JPS60200379A (ja) | 1984-03-26 | 1984-03-26 | 画像処理用セグメンテ−シヨン装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4718101A (ja) |
| EP (1) | EP0156344B1 (ja) |
| JP (1) | JPS60200379A (ja) |
| KR (1) | KR890003139B1 (ja) |
| DE (1) | DE3586326T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4953224A (en) * | 1984-09-27 | 1990-08-28 | Hitachi, Ltd. | Pattern defects detection method and apparatus |
| JPS6312074A (ja) * | 1986-07-02 | 1988-01-19 | Toshiba Corp | ラベリング回路 |
| JPH01295377A (ja) * | 1988-05-24 | 1989-11-29 | Kowa Co | ラベリング処理装置 |
| EP0447541B1 (en) * | 1989-10-10 | 1998-06-10 | Unisys Corporation | Image data processor system and method |
| US5048096A (en) * | 1989-12-01 | 1991-09-10 | Eastman Kodak Company | Bi-tonal image non-text matter removal with run length and connected component analysis |
| US5065437A (en) * | 1989-12-08 | 1991-11-12 | Xerox Corporation | Identification and segmentation of finely textured and solid regions of binary images |
| US5131049A (en) * | 1989-12-08 | 1992-07-14 | Xerox Corporation | Identification, characterization, and segmentation of halftone or stippled regions of binary images by growing a seed to a clipping mask |
| US5193122A (en) * | 1990-12-03 | 1993-03-09 | Xerox Corporation | High speed halftone detection technique |
| FR2695497A1 (fr) * | 1992-09-09 | 1994-03-11 | Philips Electronique Lab | Dispositif de codage d'images fixes. |
| US5481651A (en) * | 1993-04-26 | 1996-01-02 | Motorola, Inc. | Method and apparatus for minimizing mean calculation rate for an active addressed display |
| JP2891616B2 (ja) * | 1993-09-24 | 1999-05-17 | 富士通株式会社 | 仮ラベル割付処理方式と実ラベル割付処理方式 |
| DE4415798C1 (de) * | 1994-05-05 | 1995-08-03 | Jenoptik Technologie Gmbh | Verfahren und Schaltungsanordnung zur Auflösung von Äquivalenzen zeilenförmig erfaßter topologisch zusammenhängender Bildstrukturen |
| US8432414B2 (en) | 1997-09-05 | 2013-04-30 | Ecole Polytechnique Federale De Lausanne | Automated annotation of a view |
| US6480626B1 (en) * | 1998-09-24 | 2002-11-12 | Xerox Corporation | System and method for rapidly accessing image information using segmentation tags |
| US8041114B2 (en) * | 2007-06-15 | 2011-10-18 | Microsoft Corporation | Optimizing pixel labels for computer vision applications |
| JP5027075B2 (ja) * | 2008-08-05 | 2012-09-19 | 株式会社ジャパンディスプレイウェスト | 画像処理装置、画像入力装置および画像入出力装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4189711A (en) * | 1977-11-08 | 1980-02-19 | Bell Telephone Laboratories, Incorporated | Multilevel processing of image signals |
| FR2465220A1 (fr) * | 1979-09-12 | 1981-03-20 | Commissariat Energie Atomique | Dispositif d'identification d'objets situes sur une surface et de determination de parametres desdits objets |
| US4408342A (en) * | 1981-04-16 | 1983-10-04 | Ncr Corporation | Method for recognizing a machine encoded character |
| JPH0722166B2 (ja) * | 1982-09-22 | 1995-03-08 | 株式会社東芝 | ダイボンダ等におけるペレツト認識方法 |
| JPS60207971A (ja) * | 1984-03-31 | 1985-10-19 | Toshiba Corp | 連結成分抽出回路 |
-
1984
- 1984-03-26 JP JP59056046A patent/JPS60200379A/ja active Granted
-
1985
- 1985-03-22 KR KR1019850001875A patent/KR890003139B1/ko not_active Expired
- 1985-03-22 US US06/714,795 patent/US4718101A/en not_active Expired - Fee Related
- 1985-03-25 DE DE8585103491T patent/DE3586326T2/de not_active Expired - Lifetime
- 1985-03-25 EP EP85103491A patent/EP0156344B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR850006747A (ko) | 1985-10-16 |
| EP0156344A3 (en) | 1988-10-05 |
| KR890003139B1 (ko) | 1989-08-23 |
| EP0156344A2 (en) | 1985-10-02 |
| US4718101A (en) | 1988-01-05 |
| DE3586326D1 (de) | 1992-08-20 |
| EP0156344B1 (en) | 1992-07-15 |
| JPS60200379A (ja) | 1985-10-09 |
| DE3586326T2 (de) | 1992-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4280143A (en) | Method and means for scale-changing an array of boolean coded points | |
| US5056146A (en) | Three-dimensional labeling apparatus for two-dimensional slice image information | |
| US3987412A (en) | Method and apparatus for image data compression utilizing boundary following of the exterior and interior borders of objects | |
| US4334274A (en) | Method of determining whether or not a region in a picture is within a closed boundary, and an apparatus therefor | |
| US4468808A (en) | Feature extraction system for digitized character information | |
| US4442542A (en) | Preprocessing circuitry apparatus for digital data | |
| KR890003139B1 (ko) | 화상 처리용 분할장치 | |
| US6133923A (en) | Method and apparatus for texture data | |
| US4805226A (en) | Image processing apparatus | |
| US4866783A (en) | System for detecting edge of image | |
| US3987410A (en) | Array logic fabrication for use in pattern recognition equipments and the like | |
| US4897795A (en) | Digital image analysis system | |
| US6337926B2 (en) | Image recognition method, image recognition apparatus, and recording medium | |
| US5386502A (en) | Painting pattern generation system using outline data and flag data | |
| JPS59135579A (ja) | パタ−ンの輪郭追跡方法 | |
| EP0460968A2 (en) | Local hierarchical processing focus shift within an image | |
| US4805228A (en) | Cellular logic processor | |
| JPH07118013B2 (ja) | 画像データのラベリング方式 | |
| EP0278528B1 (en) | Area searching system | |
| JPS6169096A (ja) | 図形処理装置 | |
| JPH0750504B2 (ja) | パタ−ン認識装置 | |
| JPS63163579A (ja) | 図形境界ベクトル発生回路 | |
| JPH01295377A (ja) | ラベリング処理装置 | |
| Bieri et al. | A Bintree Representation of Generalized Binary Digital Images | |
| JPS61127077A (ja) | 図形デ−タ処理装置 |