JPH0552879A - 演算回路 - Google Patents

Abstract

(57)【要約】 【目的】 ビークホールド回路とボトムホールド回路の
出力の差をとる演算回路のオフセット電圧を解消する。 【構成】 本発明の演算回路は、信号入力源１９および
２０と、高電位電源端子５１および５３、低電位電源端
子５２および５４、出力端子５５とに対応して、ＰＮＰ
トランジスタ１およびＮＰＮトランジスタ２、定電流源
３および４、およびコンデンサ５を含むピークホールド
回路６と、ＮＰＮトランジスタ７およびＰＮＰトランジ
スタ８、定電流源９および１０、およびコンデンサ１１
を含むボトムホールド回路１２と、抵抗１３〜１６およ
び増幅器１７を含む演算増幅回路１８とを備えて構成さ
れている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は演算回路に関し、特にピ
ークホールド回路およびボトムホールド回路の出力を演
算して出力する演算回路に関する。

【０００２】

【従来の技術】従来の、この種の演算回路は、図３に示
されるように、信号入力源３７および３８と、高電位電
源端子５７、低電位電源端子５６および出力端子５８と
に対応して、増幅器２１、ダイオード２２、定電流源２
３およびコンデンサ２４を含むピークホールド回路２５
と、増幅器２６、ダイオード２７、定電流源２８および
コンデンサ２９を含むボトムホールド回路３０と、抵抗
３１〜３４および増幅器３５を含む演算増幅回路３６と
を備えて構成されている。また、図４（ａ）および
（ｂ）は、それぞれ、ピークホールド回路２５およびボ
トムホールド回路３０における入出力信号波形を示す図
である。

【０００３】図３において、ピークホールド回路２５に
含まれる増幅器２１の正相入力端子には、信号入力源３
７より、０Ｖを基準電圧とする信号１０５が入力され
る。初期の状態においては、増幅器２１の正相入力端子
の電位Ｖ₊ および逆相入力端子の電位Ｖ_- は共に０Ｖと
なっている。前記正相入力端子に入力される入力信号１
０５のレベルが正の側のピーク電圧に到達するまでは、
ダイオード２２に対しては順バイアス電圧が印加される
状態となっており、増幅器２１は全帰還増幅器として動
作するため、前記逆相入力端子の電位Ｖ_- は正相入力端
子の電位Ｖ₊ と同電位となるように動作する。従って、
コンデンサ２４は、定電流源２３の定電流Ｉ₅ によって
充電され、ピークホールド回路２５からは、入力信号１
０５と同レベルの信号１０７が出力される。

【０００４】次いで、増幅器２１の正相入力端子に対す
る入力信号１０５の電位Ｖ₊ がピーク値より低下する
と、逆相入力端子の電位Ｖ_- も追随して低下しようとす
るが、Ｖ₊ ＜Ｖ_- となり、ダイオード２２に対して逆バ
イアス電圧が印加されるようになるため、ダイオード２
２を経由するコンデンサ２４よりの放電電流は遮断され
て、信号１０７の電位は、入力信号１０５のピーク電圧
（Ｖ_imax）に対応する同一電位レベルの状態でコンデン
サ２４により保持される。但し、コンデンサ２４に対し
ては定電流源２３（電流値：Ｉ₅ ）が並列接続されてい
るために、コンデンサ２４（容量値：Ｃ₂₄）により保持
されている信号１０７の電位は、時間Ｔ_o から時間Ｔ₁
に経過する間において前記ピーク電圧Ｖ_imaxよりＶ_hold
に低下するが、この場合の時定数Ｔ_dis は、次式にて与
えられる。

【０００５】 Ｔ_dis ＝〔（Ｖ_imax−Ｖ_hold）×Ｃ₂₄〕／Ｉ₅ …………（１） 次に、ボトムホールド回路３０においては、増幅器２６
の正相入力端子には、信号入力源３８より、０Ｖを基準
電圧とし、上述の入力信号１０５とは１８０度位相反転
された入力信号１０６が入力される。この場合における
ボトムホールド回路３０の動作は、基本的に上述のピー
クホールド回路２５の動作と同様であるが、ダイオード
２７の接続方向が、ダイオード２２の接続方向と逆であ
るために、ボトムホールド回路３０より出力される信号
１０８の電位として、コンデンサ２９には、図４（ｂ）
に示されるように、時間Ｔo においては、入力信号１０
６のボトム電圧Ｖ_iminが保持されている。しかし、この
コンデンサ２９に保持されているボトム電圧Ｖ_iminは、
コンデンサ２９（容量値：Ｃ₂₉）に対しては定電流源２
８（電流値：Ｉ₆ ）が並列接続されているために、時間
Ｔ₁ においては、ボトム電圧Ｖ_iminよりＶ_holdに上昇す
るが、この場合の時定数Ｔ_dis は、次式にて与えられ
る。

【０００６】 Ｔ_dis ＝〔（Ｖ_hold−Ｖ_imin）×Ｃ₂₉〕／Ｉ₆ …………（２） 上記の信号１０７および１０８の電位は演算増幅回路３
６に入力されるが、この演算増幅回路３６は減算器とし
て機能しており、信号１０７および１０８の電圧をそれ
ぞれＶ₁₀₇ およびＶ₁₀₈ とすると、演算増幅回路３６の
出力端子５８より出力される電圧Ｖ_out は、次式にて与
えられる。

【０００７】 Ｖ_out ＝Ｖ₁₀₈ −Ｖ₁₀₇ ………………………………（３）

【発明が解決しようとする課題】上述した従来の演算回
路においては、ピークホールド回路２５において、増幅
器２１は、Ｖ₊ ＞Ｖ_- の入力条件の下においては、Ｖ₊
＝Ｖ_- となるように動作するが、Ｖ₊ ＜Ｖ_- の入力条件
下においては、ダイオード２２に印加される電圧が逆バ
イアス電圧となるために、増幅器２１には帰還がかから
なくなる。図４（ａ）に示される時間ｔ_o における状態
のように、入力状態がＶ₊ ＞Ｖ_- となり、Ｖ₊ とＶ_- の
間にＶ_d の電位差が生ずると、増幅器２１のオープン利
得をＡ_v21 として、ピークホールド回路２５から出力さ
れる信号１０７の電圧Ｖ₁₀₇ は、次式にて与えられる。

【０００８】 Ｖ₁₀₇ ＝Ｖ_d ×Ａ_v21 ……………………………………（４） 通常の演算増幅器のオープン利得を６０ｄＢ程度とする
と、電位差Ｖ_d が１ｍＶ程度であっても、上記の電圧Ｖ
₁₀₇ においては１ｖ変化することになる。従って、電圧
Ｖ₁₀₇ は、時間ｔ₁ において示されるように、急激に上
昇することになる。そして、時間ｔ₁ 以降においては、
Ｖ₊ ＜Ｖ_- となるために、増幅器２１は出力電圧を上昇
させようと動作するが、前述のように、ダイオード２２
に対して逆バイアス電圧が印加されているために、電圧
Ｖ₁₀₇ の電圧値が保持されて、上記の（１）式にて示さ
れる時定数により徐々に放電され、時間ｔ₂ 以降におい
ては、同様な動作が繰返して行われることにより、ピー
クホールド回路２５から出力される信号１０７には、図
４（ａ）に示されるようにＶ₁ のリンギングが生ずる。
同様に、ボトムホールド回路３０においても、図４
（ｂ）に示されるように、時間ｔ_o 〜ｔ₂ においてピー
クホールド回路２５の場合と同様な動作が行われて、そ
の動作が繰返されることにより、ボトムホールド回路３
０から出力される信号１０８には、Ｖ₂ のリンギングが
生ずる。

【０００９】従って、演算増幅回路３６の出力端子５８
から出力される電圧Ｖ_out は、図４（ａ）における時間
Ｔ_o においては、Ｖ₁₀₇ ＝Ｖ_imax＋Ｖ₁ となり、図４
（ｂ）における時間Ｔ_o においては、Ｖ₁₀₇ ＝−Ｖ_imin
−Ｖ₂ となるため、Ｖ_imaxの絶対値とＶ_iminの絶対値と
を等値してＶ_imax＝Ｖ_iminとおくと、次式にて与えられ
る。

【００１０】 Ｖ₁₀₇ ＝−（Ｖ_imin＋Ｖ₂）−（Ｖ_imax＋Ｖ₁ ） ＝−２Ｖ_imax−（Ｖ₁ ＋Ｖ₂ ）……………………（５） 即ち、演算増幅回路３６の出力電圧Ｖ_out にはオフセッ
ト電圧として、上式に示される（Ｖ₁ ＋Ｖ₂ ）が生ずる
という欠点がある。

【００１１】

【課題を解決するための手段】本発明の演算回路は、エ
ミッタが第１の定電流源を介して高電位側の電源に接続
され、ベースが第１の入力信号源に接続されて、コレク
タが低電位側の電源に接続される第１のＰＮＰトランジ
スタと、コレクタが前記高電位側の電源に接続され、ベ
ースが前記第１のＰＮＰトランジスタのエミッタに接続
されて、エミッタが、第２の定電流源と第１のコンデン
サとの並列回路を介して低電位側の電源に接続される第
１のＮＰＮトランジスタと、を含むピークホールド回路
と、コレクタが高電位側の電源に接続され、ベースが第
２の入力信号源に接続されて、エミッタが第３の定電流
源を介して低電位側の電源に接続される第２のＮＰＮト
ランジスタと、エミッタが、第４の定電流源と第２のコ
ンデンサとの並列回路を介して高電位側の電源に接続さ
れる第２のＰＮＰトランジスタと、を含むボトムホール
ド回路と、前記ピークホールド回路およびボトムホール
ド回路の出力を入力して演算を行う演算回路と、を備え
て構成され、前記第１および第２のＰＮＰトランジス
タ、ならびに第１および第２のＮＰＮトランジスタのベ
ース・エミッタ間逆方向飽和電流値が同一電流値に設定
され、且つ前記第１、第２、第３および第４の定電流源
の電流値を同一値とすることを特徴としている。

【００１２】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１３】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、信号入力
源１９および２０と、高電位電源端子５１および５３、
低電位電源端子５２および５４、出力端子５５とに対応
して、ＰＮＰトランジスタ１およびＮＰＮトランジスタ
２、定電流源３および４、およびコンデンサ５を含むピ
ークホールド回路６と、ＮＰＮトランジスタ７およびＰ
ＮＰトランジスタ８、定電流源９および１０、およびコ
ンデンサ１１を含むボトムホールド回路１２と、抵抗１
３〜１６および増幅器１７を含む演算増幅回路１８とを
備えて構成されている。また、図２（ａ）および（ｂ）
は、それぞれ、ピークホールド回路６およびボトムホー
ルド回路１２における入出力信号波形を示す図であり、
本実施例においては、入力信号の最大電圧Ｖ_imaxと最低
電圧Ｖ_iminは、絶対値が等しい値にとられている。

【００１４】図１において、ピークホールド回路６に含
まれるＰＮＰトランジスタ１のベースには、信号入力源
１９より、０Ｖを基準電圧とする信号１０１（図２
（ａ）参照）の電圧Ｖ₁₀₁ が入力される。初期の状態に
おいては、ＰＮＰトランジスタ１のベースに入力される
信号１０１の電圧Ｖ₁₀₁ は０Ｖとなっている。この信号
１０１が入力されてより時間Ｔ_o までの経過期間につい
て見ると、次のような動作経過を辿ることになる。

【００１５】時間Ｔ_o における信号１０１の最大電圧を
Ｖ_imax、ＰＮＰトランジスタ１のベース・エミッタ間の
電圧をＶ_BE1 、ＮＰＮトランジスタ２のベース・エミッ
タ間の電圧をＶ_BE2 とすると、ピークホールド回路６か
ら出力される信号１０３の電圧Ｖ₁₀₃ は、次式にて与え
られる。

【００１６】 Ｖ₁₀₃ ＝Ｖ_imax＋Ｖ_BE1 −Ｖ_BE2 ………………………（６） 上式において、Ｖ_BE1 およびＶ_BE2 は、次式にて与えら
れる。

【００１７】 Ｖ_BE1 ＝（ｋＴ／ｑ）・ｌｎ（Ｉ₁ ／Ｉ_S1）……………（７） Ｖ_BE2 ＝（ｋＴ／ｑ）・ｌｎ（Ｉ₂ ／Ｉ_S2）……………（８） ここに、ｋ：ポルツマン定数 Ｔ：絶対温度 ｑ：電子の電荷量 Ｉ₁ ：定電流源３の電流 Ｉ₂ ：定電流源４の電流 Ｉ_S1：ＰＮＰトランジスタ１のベース・エミッタ間逆方
向飽和電流 Ｉ_S2：ＰＮＰトランジスタ２のベース・エミッタ間逆方
向飽和電流 上記の（７）式および（８）式において、Ｉ₁ ＝Ｉ₂ 、
Ｉ_S1＝Ｉ_S2とすると、Ｖ_BE1 ＝Ｖ_BE2 となるため、信号
１０３の電圧Ｖ₁₀₃ は（６）式により、Ｖ₁₀₃ ＝Ｖ_imax
となる。従って、時間Ｔ_o に至るまでの間においては、
コンデンサ５にはＮＰＮトランジスタ２のエミッタ電流
により充電され、入力電圧Ｖ₁₀₁ と同じ電圧が保持され
ることになる。そして、時間Ｔ_o 以降において入力電圧
Ｖ₁₀₁ が低下し始めると、ＮＰＮトランジスタ２のベー
ス電圧も低下し始めるが、コンデンサ５に蓄積されてい
た電荷は定電流源４のみを経由して放電されるために、
ＮＰＮトランジスタ２のエミッタ電圧はベース電圧より
も高くなり、ＮＰＮトランジスタがオフの状態となっ
て、コンデンサ５には、時間Ｔ_o における入力電圧の最
大値Ｖ_imaxが保持される状態となる。また、コンデンサ
５（容量値：Ｃ₅ ）に蓄積されていた電荷は、時間Ｔ₁
における信号１０３の電圧Ｖ₁₀₃ をＶ_holdとすると、時
間Ｔ_o からＴ₁ にかけてコンデンサ５に保持されていた
電荷は、定電流源４（電流値：Ｉ₂ ）を介して、次式に
より示される時定数により放電される。

【００１８】 Ｔ_dis ＝〔（Ｖ_hold−Ｖ_imin）×Ｃ₅ 〕／Ｉ₂ ………（９） 一方、ボトムホールド回路１２においても、上述のピー
クホールド回路６の場合と同様の動作が行われるが、回
路構成が、ＮＰＮトランジスタ７のベースを入力とし、
ＰＮＰトランジスタ８のエミッタを出力としているため
に、図２（ｂ）に示されるように、入力信号源２０から
入力される入力信号１０２の、時間Ｔ_o におけるボトム
電圧Ｖ_iminが、コンデンサ１１において保持される。そ
して、時間Ｔ₁ における信号１０４の電圧Ｖ₁₀₄ をＶ
_holdとすると、時間Ｔ_o からＴ₁ にかけてコンデンサ１
１（容量値：Ｃ₁₁）に保持されていた電荷は、定電流源
１０（電流値：Ｉ₄ ）を介して、次式により示される時
定数により放電される。

【００１９】 Ｔ_dis ＝〔（Ｖ_imin−Ｖ_hold）×Ｃ₁₁〕／Ｉ₄ ……（１０） また、時間Ｔ_o におけるＶ_iminに対して、ＮＰＮトラン
ジスタ７のベース・エミッタ間電圧Ｖ_BE7 、ＰＮＰトラ
ンジスタ８のベース・エミッタ間電圧Ｖ_BE8 とすると、
ボトムホールド回路１２から出力される信号１０４の電
圧Ｖ₁₀₄ は、次式にて与えられる。

【００２０】 Ｖ₁₀₄ ＝−Ｖ_imin−Ｖ_BE7 ＋Ｖ_BE8 …………………（１１） 上式において、Ｖ_BE7 およびＶ_BE8 は、次式にて与えら
れる。

【００２１】 Ｖ_BE7 ＝（ｋＴ／ｑ）・ｌｎ（Ｉ₃ ／Ｉ_S7）…………（１２） Ｖ_BE2 ＝（ｋＴ／ｑ）・ｌｎ（Ｉ₄ ／Ｉ_S8）…………（１３） ここに、ｋ：ポルツマン定数 Ｔ：絶対温度 ｑ：電子の電荷量 Ｉ₃ ：定電流源９の電流 Ｉ₄ ：定電流源１０の電流 Ｉ_S7：ＮＰＮトランジスタ７のベース・エミッタ間逆方
向飽和電流 Ｉ_S8：ＰＮＰトランジスタ８のベース・エミッタ間逆方
向飽和電流 上記の（１２）式および（１３）式において、Ｉ₃ ＝Ｉ
₄ 、Ｉ_S7＝Ｉ_S8とすると、Ｖ_BE7 ＝Ｖ_BE8 となるため、
信号１０４の電圧Ｖ₁₀₄ は（１１）式により、Ｖ₁₀₄ ＝
−Ｖ_iminとなる。

【００２２】上記の（６）式および（１１）式にて与え
られる信号１０３および１０４の電圧Ｖ₁₀₃ およびＶ
₁₀₄ は、演算増幅回路１８に入力されるが、この演算増
幅回路１８は前述のように減算器として機能しており、
演算増幅回路１８の出力端子５５より出力される電圧Ｖ
_out は、次式にて与えられる。

【００２３】 Ｖ_out ＝Ｖ₁₀₄ −Ｖ₁₀₃ ＝−Ｖ_imin−Ｖ_imax ＝−２Ｖ_imax ……………………………………（１４） 従って、本発明の演算回路においては、従来例の（５）
式に見られるようなオフセット電圧が発生することがな
い。

【００２４】

【発明の効果】以上説明したように、本発明は、ピーク
ホールド回路およびボトムホールド回路を、演算増幅器
とダイオードとの組合せにより構成する代りに、ＮＰＮ
トランジスタのエミッタフォロワとＰＮＰトランジスタ
のエミッタフォロワとの組合せにより構成することによ
り、前記ピークホールド回路およびボトムホールド回路
の出力を入力とする演算増幅回路出力のオフセット電圧
を排除することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本実施例における動作波形を示す図である。

【図３】従来例を示すブロック図である。

【図４】従来例における動作波形を示す図である。

【符号の説明】

１、８ ＰＮＰトランジスタ ２、７ ＮＰＮトランジスタ ３、４、９、１０、２３、２８ 定電流源 ５、１１、２４、２９ コンデンサ ６、２５ ピークホールド回路 １２、３０ ボトムホールド回路 １３〜１６、３１〜３４ 抵抗 １７、２１、２６、３５ 増幅器 １８、３６ 演算増幅回路 １９、２０、３７、３８ 入力信号源 ２２、２７ ダイオード

Claims (1)

【特許請求の範囲】
1. 【請求項１】 エミッタが第１の定電流源を介して高電
   位側の電源に接続され、ベースが第１の入力信号源に接
   続されて、コレクタが低電位側の電源に接続される第１
   のＰＮＰトランジスタと、コレクタが前記高電位側の電
   源に接続され、ベースが前記第１のＰＮＰトランジスタ
   のエミッタに接続されて、エミッタが、第２の定電流源
   と第１のコンデンサとの並列回路を介して低電位側の電
   源に接続される第１のＮＰＮトランジスタと、を含むピ
   ークホールド回路と、 コレクタが高電位側の電源に接続され、ベースが第２の
   入力信号源に接続されて、エミッタが第３の定電流源を
   介して低電位側の電源に接続される第２のＮＰＮトラン
   ジスタと、エミッタが、第４の定電流源と第２のコンデ
   ンサとの並列回路を介して高電位側の電源に接続される
   第２のＰＮＰトランジスタと、を含むボトムホールド回
   路と、 前記ピークホールド回路およびボトムホールド回路の出
   力を入力して演算を行う演算回路と、 を備えて構成され、前記第１および第２のＰＮＰトラン
   ジスタ、ならびに第１および第２のＮＰＮトランジスタ
   のベース・エミッタ間逆方向飽和電流値が同一電流値に
   設定され、且つ前記第１、第２、第３および第４の定電
   流源の電流値を同一値とすることを特徴とする演算回
   路。