JPH0553142A - 液晶表示パネル及びその製造方法 - Google Patents
液晶表示パネル及びその製造方法Info
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- JPH0553142A JPH0553142A JP21858391A JP21858391A JPH0553142A JP H0553142 A JPH0553142 A JP H0553142A JP 21858391 A JP21858391 A JP 21858391A JP 21858391 A JP21858391 A JP 21858391A JP H0553142 A JPH0553142 A JP H0553142A
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- layer
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- G—PHYSICS
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 工程数を大幅に増加させることなく、信号線
の断線を確実に防止可能な液晶表示パネルおよびその製
造方法を実現すること。 【構成】 薄膜トランジスタ８の表面側に形成された層
間絶縁膜１３の表面側には、第１の接続孔１３ａを介し
てソース領域４に導電接続するクロム層１４と、その表
面上のアルミニウム層２３とからなる信号線２ａを有す
る。第２の接続孔１３ｂを介しては、クロム層１４と同
時形成された埋め込み電極層２１がドレイン領域７に導
電接続する。これらの表面側には、厚いポリイミド層３
１が形成され、その接続孔３１ａを介して画素電極３２
が埋め込み電極層２１に導電接続し、その端部３２ａは
隣接する画素領域１ｂの信号線２ｂ近傍まで延びてい
る。
の断線を確実に防止可能な液晶表示パネルおよびその製
造方法を実現すること。 【構成】 薄膜トランジスタ８の表面側に形成された層
間絶縁膜１３の表面側には、第１の接続孔１３ａを介し
てソース領域４に導電接続するクロム層１４と、その表
面上のアルミニウム層２３とからなる信号線２ａを有す
る。第２の接続孔１３ｂを介しては、クロム層１４と同
時形成された埋め込み電極層２１がドレイン領域７に導
電接続する。これらの表面側には、厚いポリイミド層３
１が形成され、その接続孔３１ａを介して画素電極３２
が埋め込み電極層２１に導電接続し、その端部３２ａは
隣接する画素領域１ｂの信号線２ｂ近傍まで延びてい
る。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示パネルおよびそ
の製造方法に関し、特に、その信号線の構造技術に関す
る。
の製造方法に関し、特に、その信号線の構造技術に関す
る。
【０００２】
【従来の技術】代表的なフラットパネル型ディスプレイ
である液晶表示パネルは、共通電極が形成された一方側
の透明基板と、多数の画素電極が形成された他方側の透
明基板（マトリックスアレイ）との間に液晶が封入され
ており、共通電極と各画素電極との間に印加される電位
を制御して、画素領域毎の液晶の配向状態を変えるよう
になっている。その代表的なものがＴＦＴ（薄膜トラン
ジスタ）などを利用して、所定の信号電位を各画素電極
に印加するアクティブマトリックス方式であり、これに
用いるマトリックスアレイの構造の一例を、図９に示
す。この図において、ガラス基板５１の表面側には、多
結晶シリコン層５２が形成されており、この多結晶シリ
コン層５２には、ゲート酸化膜５４の上のゲート電極５
５をマスクとして用いることにより、チャネル領域５３
を除く領域にソース領域５６およびドレイン領域５７が
セルフアラインになるように形成されている。この構成
のＴＦＴ５８の表面側には層間絶縁膜５９が堆積されて
おり、その接続孔５９ａを介して、信号線を構成するア
ルミニウム層６０がソース領域５６に導電接続してい
る。一方の接続孔５９ｂを介しては、ＩＴＯからなる画
素電極６１がドレイン領域５７に導電接続している。こ
の構成の画素領域において、アルミニウム層６０を介し
て所定の信号電位がソース領域５６に印加された状態
で、ゲート層５５にゲート線からの駆動電位が印加され
ると、ドレイン領域５７を介して、画素電極６１に所定
の信号電位が印加される。これにより、この画素電極６
１と、これに対向する共通電極との間に封入されている
液晶に電位がかかり、この液晶の配向状態が変化する。
である液晶表示パネルは、共通電極が形成された一方側
の透明基板と、多数の画素電極が形成された他方側の透
明基板（マトリックスアレイ）との間に液晶が封入され
ており、共通電極と各画素電極との間に印加される電位
を制御して、画素領域毎の液晶の配向状態を変えるよう
になっている。その代表的なものがＴＦＴ（薄膜トラン
ジスタ）などを利用して、所定の信号電位を各画素電極
に印加するアクティブマトリックス方式であり、これに
用いるマトリックスアレイの構造の一例を、図９に示
す。この図において、ガラス基板５１の表面側には、多
結晶シリコン層５２が形成されており、この多結晶シリ
コン層５２には、ゲート酸化膜５４の上のゲート電極５
５をマスクとして用いることにより、チャネル領域５３
を除く領域にソース領域５６およびドレイン領域５７が
セルフアラインになるように形成されている。この構成
のＴＦＴ５８の表面側には層間絶縁膜５９が堆積されて
おり、その接続孔５９ａを介して、信号線を構成するア
ルミニウム層６０がソース領域５６に導電接続してい
る。一方の接続孔５９ｂを介しては、ＩＴＯからなる画
素電極６１がドレイン領域５７に導電接続している。こ
の構成の画素領域において、アルミニウム層６０を介し
て所定の信号電位がソース領域５６に印加された状態
で、ゲート層５５にゲート線からの駆動電位が印加され
ると、ドレイン領域５７を介して、画素電極６１に所定
の信号電位が印加される。これにより、この画素電極６
１と、これに対向する共通電極との間に封入されている
液晶に電位がかかり、この液晶の配向状態が変化する。
【０００３】
【発明が解決しようとする課題】かかる構成の液晶表示
パネルにおいて、信号線を構成するアルミニウム電極６
０に断線状態が発生し、そこから信号電位が印加される
べき画素領域全てに表示動作が不可能な状態が発生する
と、液晶表示パネルに表示のライン欠陥が発生してしま
う。かかる断線は、段差部分で発生する段差切れやアル
ミニウム層６０のスパッタ形成時のフレークの発生など
が原因である。特に、液晶表示パネルが大型化されて画
素数が多くなると、そこに断線部分が存在する確率が高
くなって、歩留りが低下し、生産コストの上昇を招くと
いう問題が発生する。
パネルにおいて、信号線を構成するアルミニウム電極６
０に断線状態が発生し、そこから信号電位が印加される
べき画素領域全てに表示動作が不可能な状態が発生する
と、液晶表示パネルに表示のライン欠陥が発生してしま
う。かかる断線は、段差部分で発生する段差切れやアル
ミニウム層６０のスパッタ形成時のフレークの発生など
が原因である。特に、液晶表示パネルが大型化されて画
素数が多くなると、そこに断線部分が存在する確率が高
くなって、歩留りが低下し、生産コストの上昇を招くと
いう問題が発生する。
【０００４】そこで、表示のライン欠陥の発生を防止す
るために、例えば、複数の配線を設けた冗長配線構造
（複数バスライン）などを採用することが検討されてい
る。しかしながら、複数の配線層を利用した冗長配線構
造を採用すると、その配置位置によっては画素として機
能する領域（開口率）が狭くなり、液晶表示パネルの表
示品位の低下を招くと共に、配線間隔が狭くなって、配
線間がショートしやすくなるなどの新たな問題が発生す
る。もとより、冗長配線構造とは、表示品位の向上を期
待するものではなく、異常を顕在化させないための消極
的な手段であるが、逆に表示品位や信頼性が低下する構
造などは、採用できるものではない。
るために、例えば、複数の配線を設けた冗長配線構造
（複数バスライン）などを採用することが検討されてい
る。しかしながら、複数の配線層を利用した冗長配線構
造を採用すると、その配置位置によっては画素として機
能する領域（開口率）が狭くなり、液晶表示パネルの表
示品位の低下を招くと共に、配線間隔が狭くなって、配
線間がショートしやすくなるなどの新たな問題が発生す
る。もとより、冗長配線構造とは、表示品位の向上を期
待するものではなく、異常を顕在化させないための消極
的な手段であるが、逆に表示品位や信頼性が低下する構
造などは、採用できるものではない。
【０００５】ここに、本願発明者は、信号線の複層構造
によって、開口率および表示品位を犠牲にすることなく
冗長配線構造を実現することを提案するものである。こ
の複層構造として、まず、考えられる構造としては、ス
パッタ形成したアルミニウム層をパターニングして下層
側のアルミニウム層を形成した後に、再び、アルミニウ
ムをスパッタ形成、パターニングし、下層側のアルミニ
ウム層に上層側のアルミニウム層を重合わせた信号線が
ある。この構造を採用すれば、それぞれのアルミニウム
層は、別の工程においてパターニングされるので、それ
に使用された各レジストマスクに欠陥があっても、それ
ぞれの欠陥が重なり合わない限り断線が発生しないこと
になる。しかしながら、同じ材質の材料を使用している
限りにおいて、上層側のアルミニウム層をパターニング
するためのレジストマスクに欠陥があると、エッチング
処理においては、その欠陥から、下層側のアルミニウム
層までもエッチングしてしまい、結果的には断線事故を
完全に防止するには到らないものである。これに対し、
各アルミニウム層との間に、シリコン酸化膜などを介在
させる方法も考えられるが、シリコン酸化膜を形成する
ための工程、接続孔を形成するための工程などを必要と
し、実用上での問題がある。
によって、開口率および表示品位を犠牲にすることなく
冗長配線構造を実現することを提案するものである。こ
の複層構造として、まず、考えられる構造としては、ス
パッタ形成したアルミニウム層をパターニングして下層
側のアルミニウム層を形成した後に、再び、アルミニウ
ムをスパッタ形成、パターニングし、下層側のアルミニ
ウム層に上層側のアルミニウム層を重合わせた信号線が
ある。この構造を採用すれば、それぞれのアルミニウム
層は、別の工程においてパターニングされるので、それ
に使用された各レジストマスクに欠陥があっても、それ
ぞれの欠陥が重なり合わない限り断線が発生しないこと
になる。しかしながら、同じ材質の材料を使用している
限りにおいて、上層側のアルミニウム層をパターニング
するためのレジストマスクに欠陥があると、エッチング
処理においては、その欠陥から、下層側のアルミニウム
層までもエッチングしてしまい、結果的には断線事故を
完全に防止するには到らないものである。これに対し、
各アルミニウム層との間に、シリコン酸化膜などを介在
させる方法も考えられるが、シリコン酸化膜を形成する
ための工程、接続孔を形成するための工程などを必要と
し、実用上での問題がある。
【０００６】以上の問題点に鑑みて、本発明の第１の課
題は、先に提案した複層配線構造を実現するものであ
り、工程数を大幅に増加させることなく、信号線の断線
を確実に防止可能な液晶表示パネルおよびその製造方法
を実現することにある。
題は、先に提案した複層配線構造を実現するものであ
り、工程数を大幅に増加させることなく、信号線の断線
を確実に防止可能な液晶表示パネルおよびその製造方法
を実現することにある。
【０００７】さらに、本発明の第２の課題は、複層配線
構造を援用して、表示品質の向上を可能とする液晶表示
パネルおよびその製造方法を実現することにある。
構造を援用して、表示品質の向上を可能とする液晶表示
パネルおよびその製造方法を実現することにある。
【０００８】
【課題を解決するための手段】上記第１の課題を解決す
るために、本発明の液晶表示パネルにおいて講じた手段
は、画素領域の薄膜トランジスタの表面側に形成された
層間絶縁膜の表面側には、その第１の接続孔を介して薄
膜トランジスタのソース領域に導電接続する信号線と、
その第２の接続孔を介して薄膜トランジスタのドレイン
領域に導電接続する画素電極とを有し、この信号線は、
第１の接続孔を介してソース領域に導電接続する第１の
金属配線層と、この金属配線層の表面上に形成された第
２の金属配線層とを備え、第１の金属配線層は、第２の
金属配線層をエッチング形成するエッチャントに対する
耐エッチング性が第２の金属配線層を構成する金属材料
に比して高い金属材料からなる。本発明におけるエッチ
ャントとは、ウェットエッチングに用いるエッチング液
およびドライエッチングに用いるエッチング種などを意
味し、このエッチャントに対する耐エッチング性とは、
これらのエッチャントに対してエッチングされにくいこ
とを意味する。すなわち、第１の金属配線層を構成する
金属材料の方が、第２の金属配線層を構成する金属材料
に比してエッチングされにくい。
るために、本発明の液晶表示パネルにおいて講じた手段
は、画素領域の薄膜トランジスタの表面側に形成された
層間絶縁膜の表面側には、その第１の接続孔を介して薄
膜トランジスタのソース領域に導電接続する信号線と、
その第２の接続孔を介して薄膜トランジスタのドレイン
領域に導電接続する画素電極とを有し、この信号線は、
第１の接続孔を介してソース領域に導電接続する第１の
金属配線層と、この金属配線層の表面上に形成された第
２の金属配線層とを備え、第１の金属配線層は、第２の
金属配線層をエッチング形成するエッチャントに対する
耐エッチング性が第２の金属配線層を構成する金属材料
に比して高い金属材料からなる。本発明におけるエッチ
ャントとは、ウェットエッチングに用いるエッチング液
およびドライエッチングに用いるエッチング種などを意
味し、このエッチャントに対する耐エッチング性とは、
これらのエッチャントに対してエッチングされにくいこ
とを意味する。すなわち、第１の金属配線層を構成する
金属材料の方が、第２の金属配線層を構成する金属材料
に比してエッチングされにくい。
【０００９】この構造の液晶表示パネルを製造するため
に、本発明の製造方法においては、まず、薄膜トランジ
スタを形成した後、その表面側に層間絶縁膜を堆積させ
る。
に、本発明の製造方法においては、まず、薄膜トランジ
スタを形成した後、その表面側に層間絶縁膜を堆積させ
る。
【００１０】続いて、この層間絶縁膜に第１の接続孔お
よび第２の接続孔を形成した後、これらの表面側に第１
の金属配線層を構成する金属材料を被着し、これをパタ
ーニングして、この金属配線層を形成する。次に、例え
ば、これらの表面側に画素電極を構成する材料を被着
し、これをパターニングして、この画素電極を形成した
後、これらの表面側に第１の金属配線層を構成する金属
材料を被着し、これを化学エッチングなどによりパター
ニングして、この金属配線層を形成する。
よび第２の接続孔を形成した後、これらの表面側に第１
の金属配線層を構成する金属材料を被着し、これをパタ
ーニングして、この金属配線層を形成する。次に、例え
ば、これらの表面側に画素電極を構成する材料を被着
し、これをパターニングして、この画素電極を形成した
後、これらの表面側に第１の金属配線層を構成する金属
材料を被着し、これを化学エッチングなどによりパター
ニングして、この金属配線層を形成する。
【００１１】次に、第２の課題を解決するために講じた
手段は、前述の第２の接続孔の内部に第１の金属配線層
と同時に形成された埋め込み電極層を形成しておき、こ
の埋め込み電極層を介して、画素電極がドレイン領域に
導電接続するようにすることである。
手段は、前述の第２の接続孔の内部に第１の金属配線層
と同時に形成された埋め込み電極層を形成しておき、こ
の埋め込み電極層を介して、画素電極がドレイン領域に
導電接続するようにすることである。
【００１２】この構成の液晶パネルを製造するために
は、前述の製造方法のうちの、第１の金属配線層をパタ
ーニングするときに、第２の接続孔の内部に埋め込み電
極層を残すようにすればよい。
は、前述の製造方法のうちの、第１の金属配線層をパタ
ーニングするときに、第２の接続孔の内部に埋め込み電
極層を残すようにすればよい。
【００１３】さらに、信号線の表面側には厚い表面保護
膜が被着されており、画素電極は、この表面保護膜の接
続孔を介して埋め込み電極層に導電接続し、かつ、その
端部が隣接する画素領域の信号線の近傍にまで延長され
ていることが好ましい。
膜が被着されており、画素電極は、この表面保護膜の接
続孔を介して埋め込み電極層に導電接続し、かつ、その
端部が隣接する画素領域の信号線の近傍にまで延長され
ていることが好ましい。
【００１４】この構成の液晶表示パネルを製造する場合
には、第１の金属配線層および埋め込み電極層を形成し
た後に続いて、第２の金属配線層を形成して信号線を形
成した後、この表面側に、ポリイミドなどの厚い表面保
護膜を形成し、その接続孔を介して埋め込み電極層に導
電接続するように画素電極を形成すればよい。
には、第１の金属配線層および埋め込み電極層を形成し
た後に続いて、第２の金属配線層を形成して信号線を形
成した後、この表面側に、ポリイミドなどの厚い表面保
護膜を形成し、その接続孔を介して埋め込み電極層に導
電接続するように画素電極を形成すればよい。
【００１５】なお、本発明においては、第１の金属配線
層に用いる金属材料としては、例えば、クロムを主成分
とするもの使用でき、この場合の第２の金属配線層に
は、アルミニウムを主成分とするものなどを利用でき
る。
層に用いる金属材料としては、例えば、クロムを主成分
とするもの使用でき、この場合の第２の金属配線層に
は、アルミニウムを主成分とするものなどを利用でき
る。
【００１６】
【作用】本発明において、信号線は、層間絶縁膜の第１
の接続孔を介してソース領域に導電接続する第１の金属
配線層と、その表面上に形成された第２の金属配線層と
を備える複層構造になっている。しかも、第１の金属配
線層と第２の金属配線層とは材質が異なり、例えば、ウ
ェットエッチングにおいて、第２の金属配線層を構成す
る金属材料に対するエッチング液は、第１の金属配線層
を構成する金属材料をエッチングしない。このため、パ
ターニングにより第２の金属配線層を形成するときに、
そのマスク層に欠陥があって、第２の金属配線層がエッ
チングされて断線状態になっても、第１の金属配線層は
侵されず、そこには断線部分が発生しない。従って、第
１および第２の金属配線層の断線部分が互いに重なり合
うことがないため、一方の金属配線層に断線があって
も、その断線部分の導電接続は他方側の金属配線層が担
うため、信号線自身が断線状態となることがない。
の接続孔を介してソース領域に導電接続する第１の金属
配線層と、その表面上に形成された第２の金属配線層と
を備える複層構造になっている。しかも、第１の金属配
線層と第２の金属配線層とは材質が異なり、例えば、ウ
ェットエッチングにおいて、第２の金属配線層を構成す
る金属材料に対するエッチング液は、第１の金属配線層
を構成する金属材料をエッチングしない。このため、パ
ターニングにより第２の金属配線層を形成するときに、
そのマスク層に欠陥があって、第２の金属配線層がエッ
チングされて断線状態になっても、第１の金属配線層は
侵されず、そこには断線部分が発生しない。従って、第
１および第２の金属配線層の断線部分が互いに重なり合
うことがないため、一方の金属配線層に断線があって
も、その断線部分の導電接続は他方側の金属配線層が担
うため、信号線自身が断線状態となることがない。
【００１７】ここで、第１の金属配線層を構成する金属
材料を被着し、これをパターニングするときに、第２の
接続孔内部に埋め込み電極層を残して、画素電極が埋め
込み電極層を介してドレイン領域に導電接続するように
した場合には、ドレイン領域が埋め込み電極層に覆われ
た状態にあるため、以降の工程において、例えば、配線
層の残滓などを除去するために後処理を施す場合であっ
ても、ドレイン領域が損傷しない。それ故、ドレイン領
域の不具合に起因する表示の点欠陥などを防止できる。
材料を被着し、これをパターニングするときに、第２の
接続孔内部に埋め込み電極層を残して、画素電極が埋め
込み電極層を介してドレイン領域に導電接続するように
した場合には、ドレイン領域が埋め込み電極層に覆われ
た状態にあるため、以降の工程において、例えば、配線
層の残滓などを除去するために後処理を施す場合であっ
ても、ドレイン領域が損傷しない。それ故、ドレイン領
域の不具合に起因する表示の点欠陥などを防止できる。
【００１８】さらに、信号線の表面側には厚い表面保護
膜が被着されており、画素電極が、この表面保護膜の接
続孔を介して埋め込み電極層に導電接続している場合に
は、信号線は厚い表面保護膜に覆われているため、信号
線と画素電極とがショートしないのに加えて、隣接する
画素領域同士がクロストークしない。従って、表示むら
や残像などの問題がないので、画素電極を、隣接する画
素領域の信号線の近傍にまで、例えば、信号線の直上位
置の表面保護膜上にまで配置することができる。これに
より、表示可能な領域（開口率）が拡張されるので、表
示品質が向上する。
膜が被着されており、画素電極が、この表面保護膜の接
続孔を介して埋め込み電極層に導電接続している場合に
は、信号線は厚い表面保護膜に覆われているため、信号
線と画素電極とがショートしないのに加えて、隣接する
画素領域同士がクロストークしない。従って、表示むら
や残像などの問題がないので、画素電極を、隣接する画
素領域の信号線の近傍にまで、例えば、信号線の直上位
置の表面保護膜上にまで配置することができる。これに
より、表示可能な領域（開口率）が拡張されるので、表
示品質が向上する。
【００１９】
【実施例】次に、本発明の実施例について、添付図面を
参照して説明する。
参照して説明する。
【００２０】〔実施例１〕図１は本発明の実施例１に係
る液晶表示パネルのマトリックスアレイの一部を示す平
面図、図２はそのＩ−Ｉ線における断面図である。
る液晶表示パネルのマトリックスアレイの一部を示す平
面図、図２はそのＩ−Ｉ線における断面図である。
【００２１】この実施例は、図１に示すように、垂直方
向の信号線２ａ，２ｂ・・・と、水平方向のゲート線３
ａ，３ｂ・・・とが格子状に配線され、それらの間に各
画素領域１ａ，１ｂ・・が形成されている。
向の信号線２ａ，２ｂ・・・と、水平方向のゲート線３
ａ，３ｂ・・・とが格子状に配線され、それらの間に各
画素領域１ａ，１ｂ・・が形成されている。
【００２２】以下に画素領域１ａを例にとって、その構
造を説明する。この画素領域１ａにおいて、信号線２ａ
が導電接続するソース領域４、ゲート線３ａが導電接続
するゲート電極５、および画素電極６が導電接続するド
レイン領域７によって、ＴＦＴ８が形成されている。こ
こで、画素電極６は、ＩＴＯからなる透明電極であっ
て、画素領域１ａのほぼ全面にわたって形成されてい
る。
造を説明する。この画素領域１ａにおいて、信号線２ａ
が導電接続するソース領域４、ゲート線３ａが導電接続
するゲート電極５、および画素電極６が導電接続するド
レイン領域７によって、ＴＦＴ８が形成されている。こ
こで、画素電極６は、ＩＴＯからなる透明電極であっ
て、画素領域１ａのほぼ全面にわたって形成されてい
る。
【００２３】このＴＦＴ８の断面構造は、図２に示すよ
うに、液晶表示パネル全体を支持する透明なガラス基板
９の表面側に多結晶シリコン層１０が形成されており、
この多結晶シリコン層１０には、真性の多結晶シリコン
領域であるチャネル領域１１を除いて、ｎ型の不純物と
してのリンが導入されて、ソース領域４およびドレイン
領域７が形成されている。ここで、リンの導入は、多結
晶シリコン層１０の表面側に形成されたゲート酸化膜１
２の上のゲート電極５をマスクとするイオン注入を利用
することにより、ソース領域４およびドレイン領域７が
セルフアラインとなるように行われる。このＴＦＴ８の
表面側には、シリコン酸化膜からなる層間絶縁膜１３が
堆積されており、それには第１の接続孔１３ａと第２の
接続孔１３ｂとが開口されている。そのうちの第１の接
続孔１３ａを介して、信号線２ａがソース領域４に導電
接続している。この信号線２ａは、第１の接続孔１３ａ
を介してソース領域４に導電接続する下層たるクロム層
１４と、その表面上に形成されたアルミニウム層１５と
からなる２層構造を有している。一方の第２の接続孔１
３ｂを介しては、画素電極６がドレイン領域７に導電接
続している。
うに、液晶表示パネル全体を支持する透明なガラス基板
９の表面側に多結晶シリコン層１０が形成されており、
この多結晶シリコン層１０には、真性の多結晶シリコン
領域であるチャネル領域１１を除いて、ｎ型の不純物と
してのリンが導入されて、ソース領域４およびドレイン
領域７が形成されている。ここで、リンの導入は、多結
晶シリコン層１０の表面側に形成されたゲート酸化膜１
２の上のゲート電極５をマスクとするイオン注入を利用
することにより、ソース領域４およびドレイン領域７が
セルフアラインとなるように行われる。このＴＦＴ８の
表面側には、シリコン酸化膜からなる層間絶縁膜１３が
堆積されており、それには第１の接続孔１３ａと第２の
接続孔１３ｂとが開口されている。そのうちの第１の接
続孔１３ａを介して、信号線２ａがソース領域４に導電
接続している。この信号線２ａは、第１の接続孔１３ａ
を介してソース領域４に導電接続する下層たるクロム層
１４と、その表面上に形成されたアルミニウム層１５と
からなる２層構造を有している。一方の第２の接続孔１
３ｂを介しては、画素電極６がドレイン領域７に導電接
続している。
【００２４】この液晶表示パネルにおいては、後述のと
おり、信号線２ａは、クロム層１４と、このクロム層１
４とは別工程で形成されたアルミニウム層１５とで構成
されているため、図３に図１のII−II線における断面を
示すように、それぞれに断線部分１６があったと仮定し
ても、その断線部分１６の位置が重ならない限り、信号
線２ａとしては断線状態にはならない。すなわち、一方
側の断線状態を他方側が補完する関係にある冗長配線構
造になっているため、信号線２ａが接続する全ての画素
領域に対し、確実に信号電位が各ソース領域に印加され
るので、この液晶パネルにはライン欠陥が極めて発生し
にくい。
おり、信号線２ａは、クロム層１４と、このクロム層１
４とは別工程で形成されたアルミニウム層１５とで構成
されているため、図３に図１のII−II線における断面を
示すように、それぞれに断線部分１６があったと仮定し
ても、その断線部分１６の位置が重ならない限り、信号
線２ａとしては断線状態にはならない。すなわち、一方
側の断線状態を他方側が補完する関係にある冗長配線構
造になっているため、信号線２ａが接続する全ての画素
領域に対し、確実に信号電位が各ソース領域に印加され
るので、この液晶パネルにはライン欠陥が極めて発生し
にくい。
【００２５】かかる構造の液晶表示パネルのマトリック
スアレイの製造方法を、図４を参照して説明する。
スアレイの製造方法を、図４を参照して説明する。
【００２６】図４は、液晶パネル表示の製造方法の一部
を示す工程断面図である。
を示す工程断面図である。
【００２７】まず、図４（ａ）に示すように、ガラス基
板９の表面上にＣＶＤ法により、真性の多結晶シリコン
層１０ａを堆積させた後に、熱酸化を施して、ゲート酸
化膜１２を形成する。
板９の表面上にＣＶＤ法により、真性の多結晶シリコン
層１０ａを堆積させた後に、熱酸化を施して、ゲート酸
化膜１２を形成する。
【００２８】次に、これらの表面側にリンドープの多結
晶シリコン層をＣＶＤ法により形成した後、パターニン
グしてゲート電極５を残す。この後に、図４（ｂ）に示
すように、ゲート電極５をマスクとしてリンをイオン注
入して、ソース領域４およびドレイン領域７を導電化す
る。ここで、ゲート電極５の直下には真性の多結晶シリ
コン部分が残され、これがチャネル領域１１となる。
晶シリコン層をＣＶＤ法により形成した後、パターニン
グしてゲート電極５を残す。この後に、図４（ｂ）に示
すように、ゲート電極５をマスクとしてリンをイオン注
入して、ソース領域４およびドレイン領域７を導電化す
る。ここで、ゲート電極５の直下には真性の多結晶シリ
コン部分が残され、これがチャネル領域１１となる。
【００２９】このようにして、ＴＦＴ８を形成した後
に、これらの表面側に、ＣＶＤ法により層間絶縁膜１３
を堆積させる。その後に、図４（ｃ）に示すように、ソ
ース領域４およびドレイン領域７の上方位置に第１の接
続孔１３ａおよび第２の接続孔１３ｂを形成する。
に、これらの表面側に、ＣＶＤ法により層間絶縁膜１３
を堆積させる。その後に、図４（ｃ）に示すように、ソ
ース領域４およびドレイン領域７の上方位置に第１の接
続孔１３ａおよび第２の接続孔１３ｂを形成する。
【００３０】次に、図４（ｄ）に示すように、これらの
表面側にクロムをスパッタ法により被着して、全面クロ
ム層１４ａを形成した後、所定の領域が窓開けされたレ
ジストマスク層１７ａを形成する。この状態で、第２硝
酸セリウムアンモニウムなどを配合したクロム用エッチ
ング液で、全面クロム層１４ａに化学エッチングを施し
て、クロム層１４を残す。
表面側にクロムをスパッタ法により被着して、全面クロ
ム層１４ａを形成した後、所定の領域が窓開けされたレ
ジストマスク層１７ａを形成する。この状態で、第２硝
酸セリウムアンモニウムなどを配合したクロム用エッチ
ング液で、全面クロム層１４ａに化学エッチングを施し
て、クロム層１４を残す。
【００３１】次に、これらの表面上に、スパッタ法によ
りＩＴＯ層を被着した後、その表面上に所定領域を窓開
けしたレジストマスク層を形成する。この状態で、塩
酸、硝酸などを配合したＩＴＯ用エッチング液により、
ＩＴＯ層に化学エッチングを施して、図４（ｅ）に示す
ように、画素電極層６を残す。
りＩＴＯ層を被着した後、その表面上に所定領域を窓開
けしたレジストマスク層を形成する。この状態で、塩
酸、硝酸などを配合したＩＴＯ用エッチング液により、
ＩＴＯ層に化学エッチングを施して、図４（ｅ）に示す
ように、画素電極層６を残す。
【００３２】さらに、図４（ｆ）に示すように、これら
の表面側にアルミニウムをスパッタ法により被着して、
全面アルミニウム層１５ａを形成した後に、所定の領域
が窓開けされたレジストマスク層１７ｂを形成する。こ
の状態で、燐酸、硝酸などを配合したアルミニウム用エ
ッチング液で、全面アルミニウム層１４ａに化学エッチ
ングを施して、図２に示すように、アルミニウム層１７
を残して信号線２ａを形成する。
の表面側にアルミニウムをスパッタ法により被着して、
全面アルミニウム層１５ａを形成した後に、所定の領域
が窓開けされたレジストマスク層１７ｂを形成する。こ
の状態で、燐酸、硝酸などを配合したアルミニウム用エ
ッチング液で、全面アルミニウム層１４ａに化学エッチ
ングを施して、図２に示すように、アルミニウム層１７
を残して信号線２ａを形成する。
【００３３】このように、本例においては、信号線２ａ
を複層構造とするにあたり、下層側にはクロム層１４
を、上層側にはクロム層に対してエッチング能力がない
燐酸、硝酸系のエッチング液でエッチング可能なアルミ
ニウム層１５を採用している。
を複層構造とするにあたり、下層側にはクロム層１４
を、上層側にはクロム層に対してエッチング能力がない
燐酸、硝酸系のエッチング液でエッチング可能なアルミ
ニウム層１５を採用している。
【００３４】従って、アルミニウム層１５を形成するた
めのレジストマスク層１７ｂに欠陥があって、アルミニ
ウム層１５に断線部分が発生しても、下層側のクロム層
１４には、断線部分が発生しない。このため、クロム層
１４およびアルミニウム層１５の同位置に断線部分が発
生して、信号線２ａ自身が断線状態になることがないよ
うになっている。従って、本例の液晶表示パネルにおい
ては、信号線２ａの断線に起因する表示のライン欠陥が
発生しにくい。また、塩酸−硝酸系に代表されるＩＴＯ
用エッチング液は、通常、アルミニウム層に対し、エッ
チング能力を有する一方、燐酸−硝酸系に代表されるア
ルミニウム用エッチング液は、ＩＴＯに対しエッチング
能力がない。本例は、これらの関係を最大限利用するも
のであり、画素電極６を形成した後にアルミニウム層１
５を形成し、不要なマスク層の形成工程を省略してい
る。従って、液晶表示パネルに冗長配線構造を採用して
も、製造工程が増えるのを最小限に止めているので、コ
スト対応力をも備える。しかも、信号線２ａの形成領域
は拡張されていないため、開口率が維持されているの
で、表示品質が低下しない。
めのレジストマスク層１７ｂに欠陥があって、アルミニ
ウム層１５に断線部分が発生しても、下層側のクロム層
１４には、断線部分が発生しない。このため、クロム層
１４およびアルミニウム層１５の同位置に断線部分が発
生して、信号線２ａ自身が断線状態になることがないよ
うになっている。従って、本例の液晶表示パネルにおい
ては、信号線２ａの断線に起因する表示のライン欠陥が
発生しにくい。また、塩酸−硝酸系に代表されるＩＴＯ
用エッチング液は、通常、アルミニウム層に対し、エッ
チング能力を有する一方、燐酸−硝酸系に代表されるア
ルミニウム用エッチング液は、ＩＴＯに対しエッチング
能力がない。本例は、これらの関係を最大限利用するも
のであり、画素電極６を形成した後にアルミニウム層１
５を形成し、不要なマスク層の形成工程を省略してい
る。従って、液晶表示パネルに冗長配線構造を採用して
も、製造工程が増えるのを最小限に止めているので、コ
スト対応力をも備える。しかも、信号線２ａの形成領域
は拡張されていないため、開口率が維持されているの
で、表示品質が低下しない。
【００３５】〔実施例２〕次に、本発明の実施例２に係
る液晶表示パネルについて、図５を参照して説明する。
る液晶表示パネルについて、図５を参照して説明する。
【００３６】図５は実施例２に係る液晶表示パネルのマ
トリックスアレイの断面図であり、実施例１に係る液晶
表示パネルと異なり、層間絶縁膜１３の第２の接続孔１
３ｂの内部には、クロムからなる埋め込み電極層２１を
備え、この埋め込み電極層２１を介して、画素電極２２
がドレイン領域７に導電接続している。その他の構造
は、図１に示す実施例１に係る液晶表示パネルと同様で
あるため、対応する部分には同符号を付して、それらの
説明を省略する。ここで、埋め込み電極層２１はクロム
層１４と同時に形成されたものである。従って、画素電
極やアルミニウム層を形成する前に、埋め込み電極層２
１は形成されているため、これが形成された以降は、ド
レイン層７が露出しない状態にある。それ故、後の工程
において、ドレイン層７すなわちシリコンに対して腐食
性を有するエッチング液などを使用しても、ドレイン層
７が侵されることがないので、製造条件に対する制限を
緩和することができる。
トリックスアレイの断面図であり、実施例１に係る液晶
表示パネルと異なり、層間絶縁膜１３の第２の接続孔１
３ｂの内部には、クロムからなる埋め込み電極層２１を
備え、この埋め込み電極層２１を介して、画素電極２２
がドレイン領域７に導電接続している。その他の構造
は、図１に示す実施例１に係る液晶表示パネルと同様で
あるため、対応する部分には同符号を付して、それらの
説明を省略する。ここで、埋め込み電極層２１はクロム
層１４と同時に形成されたものである。従って、画素電
極やアルミニウム層を形成する前に、埋め込み電極層２
１は形成されているため、これが形成された以降は、ド
レイン層７が露出しない状態にある。それ故、後の工程
において、ドレイン層７すなわちシリコンに対して腐食
性を有するエッチング液などを使用しても、ドレイン層
７が侵されることがないので、製造条件に対する制限を
緩和することができる。
【００３７】この構造の液晶表示パネルの製造方法を、
図６を参照して、説明する。
図６を参照して、説明する。
【００３８】図６は、本例の液晶表示パネルの製造方法
の一部を示す工程断面図である。
の一部を示す工程断面図である。
【００３９】ここで、クロム層１４および埋め込み電極
層２１を形成するために、クロムをスパッタ法により被
着するまでの工程は、先に説明した図４（ｄ）までと同
様であり、そこまでの説明は省略するが、本例において
は、クロム層１４の形成領域のみを覆うレジストマスク
層１７ａに代えて、図６（ａ）に示すように、第２の接
続孔１３ｂの上方位置も覆うレジストマスク層２４ａを
形成する。従って、この状態で第２硝酸セリウムアンモ
ニウムなどを配合したクロム用エッチング液で、全面ク
ロム層１４ａに化学エッチングを施すと、図６（ｂ）に
示すように、埋め込み電極層２１を残すことができる。
従って、この状態では、ドレイン層７は、埋め込み電極
層２１によって覆われて露出していないので、以降の工
程に対する制限がない。
層２１を形成するために、クロムをスパッタ法により被
着するまでの工程は、先に説明した図４（ｄ）までと同
様であり、そこまでの説明は省略するが、本例において
は、クロム層１４の形成領域のみを覆うレジストマスク
層１７ａに代えて、図６（ａ）に示すように、第２の接
続孔１３ｂの上方位置も覆うレジストマスク層２４ａを
形成する。従って、この状態で第２硝酸セリウムアンモ
ニウムなどを配合したクロム用エッチング液で、全面ク
ロム層１４ａに化学エッチングを施すと、図６（ｂ）に
示すように、埋め込み電極層２１を残すことができる。
従って、この状態では、ドレイン層７は、埋め込み電極
層２１によって覆われて露出していないので、以降の工
程に対する制限がない。
【００４０】そこで、アルミニウム層１５に銅を含むア
ルミニウムを用いた例を示す。ここで、銅を含むアルミ
ニウムを用いる理由は、セルの微細化と共に、信号線２
ａも微細化されたとき、ストレスやエレクトロマイグレ
ーションなどによる断線事故の発生などを防止するため
である。場合によっては、シリコンなどを含むアルミニ
ウムが用いられることもある。
ルミニウムを用いた例を示す。ここで、銅を含むアルミ
ニウムを用いる理由は、セルの微細化と共に、信号線２
ａも微細化されたとき、ストレスやエレクトロマイグレ
ーションなどによる断線事故の発生などを防止するため
である。場合によっては、シリコンなどを含むアルミニ
ウムが用いられることもある。
【００４１】まず、図６（ｃ）に示すように、銅を含む
アルミニウムをスパッタ法により被着して、全面アルミ
ニウム層２３ａを形成する。次に、所定領域を窓開けし
たマスク層２４ｂで覆った状態で化学エッチングを行
い、図６（ｄ）に示すように、クロム層１４の上にアル
ミニウム層２３を残して、信号線２ａを形成する。
アルミニウムをスパッタ法により被着して、全面アルミ
ニウム層２３ａを形成する。次に、所定領域を窓開けし
たマスク層２４ｂで覆った状態で化学エッチングを行
い、図６（ｄ）に示すように、クロム層１４の上にアル
ミニウム層２３を残して、信号線２ａを形成する。
【００４２】この化学エッチングにおいては、アルミニ
ウムを溶解して除去するが、銅の溶解速度が遅く、銅の
残滓が残る場合がある。この残滓は、光透過性を良好に
保つために除去する必要があり、この除去にはウェット
エッチングやプラズマエッチングなどが用いられる。こ
こで、ドレイン領域７が露出していると、同時に損傷を
受けることになるが、本例においては、ドレイン領域７
は、埋め込み電極層２１で覆われているため、損傷を受
けることがないので、その損傷に起因する点欠陥などの
発生を防止できる。それ故、銅やシリコンなどを含むア
ルミニウムの採用、プラズマエッチングの採用など、各
種条件に対する制限がなくなるため、液晶表示パネルの
構成、製造に自由度が高まる。
ウムを溶解して除去するが、銅の溶解速度が遅く、銅の
残滓が残る場合がある。この残滓は、光透過性を良好に
保つために除去する必要があり、この除去にはウェット
エッチングやプラズマエッチングなどが用いられる。こ
こで、ドレイン領域７が露出していると、同時に損傷を
受けることになるが、本例においては、ドレイン領域７
は、埋め込み電極層２１で覆われているため、損傷を受
けることがないので、その損傷に起因する点欠陥などの
発生を防止できる。それ故、銅やシリコンなどを含むア
ルミニウムの採用、プラズマエッチングの採用など、各
種条件に対する制限がなくなるため、液晶表示パネルの
構成、製造に自由度が高まる。
【００４３】なお、本例の場合には、画素電極２２を形
成する前に、アルミニウム層２３を形成してあるため、
実施例１のように、そのまま、塩酸−硝酸系のＩＴＯ用
エッチング液を使用すると、アルミニウム層２３をもエ
ッチングしてしまう。従って、ＩＴＯのパターニング工
程においては、アルミニウム層２３に対するマスキン
グ、アルミニウムに腐食性を有しないＩＴＯ用エッチン
グ液、またはドライエッチング法などを採用する。
成する前に、アルミニウム層２３を形成してあるため、
実施例１のように、そのまま、塩酸−硝酸系のＩＴＯ用
エッチング液を使用すると、アルミニウム層２３をもエ
ッチングしてしまう。従って、ＩＴＯのパターニング工
程においては、アルミニウム層２３に対するマスキン
グ、アルミニウムに腐食性を有しないＩＴＯ用エッチン
グ液、またはドライエッチング法などを採用する。
【００４４】〔実施例３〕次に、本発明の第３実施例に
係る液晶表示パネルについて、図７を参照して説明す
る。
係る液晶表示パネルについて、図７を参照して説明す
る。
【００４５】図７は実施例３に係る液晶表示パネルのマ
トリックスアレイの断面図であり、図５に示した実施例
２に係る液晶表示パネルと同様な構造を有するため、対
応する部位には同符号を付してある。本例に係る液晶表
示パネルにおいては、実施例２に係る液晶表示パネルと
異なり、クロム層１４とアルミニウム層２３とからなる
信号線２ａの表面側には表面保護膜としての厚いポリイ
ミド層３１が形成されており、その接続孔３１ａを介し
て、画素電極３２が埋め込み電極層２１に導電接続して
いる。すなわち、画素電極３２は埋め込み電極層２１を
介してドレイン領域７に導電接続する構造になってい
る。また、画素電極３２の端部３２ａは、隣接する画素
領域１ｂの信号線２ｂの近傍にまで延びている。その他
の構造は同様であるため、それらの説明を省略する。な
お、本例においても、アルミニウム層２３に銅を含むア
ルミニウムが使用されている。
トリックスアレイの断面図であり、図５に示した実施例
２に係る液晶表示パネルと同様な構造を有するため、対
応する部位には同符号を付してある。本例に係る液晶表
示パネルにおいては、実施例２に係る液晶表示パネルと
異なり、クロム層１４とアルミニウム層２３とからなる
信号線２ａの表面側には表面保護膜としての厚いポリイ
ミド層３１が形成されており、その接続孔３１ａを介し
て、画素電極３２が埋め込み電極層２１に導電接続して
いる。すなわち、画素電極３２は埋め込み電極層２１を
介してドレイン領域７に導電接続する構造になってい
る。また、画素電極３２の端部３２ａは、隣接する画素
領域１ｂの信号線２ｂの近傍にまで延びている。その他
の構造は同様であるため、それらの説明を省略する。な
お、本例においても、アルミニウム層２３に銅を含むア
ルミニウムが使用されている。
【００４６】かかる構造の液晶表示パネルにおいては、
実施例２に係る液晶表示パネルと同様に、信号線２ａの
冗長配線構造により、表示欠陥が発生しないのに加え
て、ドレイン領域７がクロム層１４と同時に形成された
埋め込み電極層２１によって覆われた状態で、アルミニ
ウム層２３、画素電極３２が形成されるため、これらを
形成する工程において、ドレイン領域７を損傷すること
がない。例えば、アルミニウム層２３に、銅を含むアル
ミニウムを使用し、化学エッチングまたはドライエッチ
ングによりパターニングした後、残存した銅などの残滓
を除去するために、清浄化工程を行っても支障がない。
また、ポリイミド層３１は、画素電極３２を形成すると
きに、アルミニウム層２３を保護する機能も発揮する。
実施例２に係る液晶表示パネルと同様に、信号線２ａの
冗長配線構造により、表示欠陥が発生しないのに加え
て、ドレイン領域７がクロム層１４と同時に形成された
埋め込み電極層２１によって覆われた状態で、アルミニ
ウム層２３、画素電極３２が形成されるため、これらを
形成する工程において、ドレイン領域７を損傷すること
がない。例えば、アルミニウム層２３に、銅を含むアル
ミニウムを使用し、化学エッチングまたはドライエッチ
ングによりパターニングした後、残存した銅などの残滓
を除去するために、清浄化工程を行っても支障がない。
また、ポリイミド層３１は、画素電極３２を形成すると
きに、アルミニウム層２３を保護する機能も発揮する。
【００４７】さらに、本例の液晶表示パネルにおいて
は、画素電極３２の端部３２ａは、隣接する画素領域１
ｂの信号線２ｂの近傍にまで延びて、重なり合う状態に
なっている。従来の構造において、画素電極の端部を、
隣接する画素領域の信号線の近傍にまで配置すると、こ
れら画素電極と信号線とがショート状態になりやすく、
またショート状態になくとも、これらの間に発生する電
界によって、液晶の配向に乱れが発生し、表示むらなど
の原因となる。それ故、開口率は犠牲になるものの、画
素電極の形成領域を縮小していた。これに対し、本例に
おいては、端部３２ａと信号線２ｂとの間には、厚いポ
リイミド層３１が介在し、ショート状態となることを防
止することは勿論のこと、これらの間に強い電界が発生
しないようになっている。このため、電界に起因する表
示劣化が発生しないので、隣接する画素領域１ａ，１ｂ
同士でクロストークがない。従って、端部３２ａを信号
線２ｂの近傍にまで配置して、画素電極３２の面積を拡
大し、開口率を高めることによって、表示品質の向上を
実現している。また、信号線２ａ，２ｂは、ポリイミド
層３１を介して液晶に接し、対向する共通電極との間に
強い電界が発生することも防止されている。このため、
この電界によって発生する液晶の配向状態の乱れも抑制
されるので、表示の品位がさらに向上している。
は、画素電極３２の端部３２ａは、隣接する画素領域１
ｂの信号線２ｂの近傍にまで延びて、重なり合う状態に
なっている。従来の構造において、画素電極の端部を、
隣接する画素領域の信号線の近傍にまで配置すると、こ
れら画素電極と信号線とがショート状態になりやすく、
またショート状態になくとも、これらの間に発生する電
界によって、液晶の配向に乱れが発生し、表示むらなど
の原因となる。それ故、開口率は犠牲になるものの、画
素電極の形成領域を縮小していた。これに対し、本例に
おいては、端部３２ａと信号線２ｂとの間には、厚いポ
リイミド層３１が介在し、ショート状態となることを防
止することは勿論のこと、これらの間に強い電界が発生
しないようになっている。このため、電界に起因する表
示劣化が発生しないので、隣接する画素領域１ａ，１ｂ
同士でクロストークがない。従って、端部３２ａを信号
線２ｂの近傍にまで配置して、画素電極３２の面積を拡
大し、開口率を高めることによって、表示品質の向上を
実現している。また、信号線２ａ，２ｂは、ポリイミド
層３１を介して液晶に接し、対向する共通電極との間に
強い電界が発生することも防止されている。このため、
この電界によって発生する液晶の配向状態の乱れも抑制
されるので、表示の品位がさらに向上している。
【００４８】かかる構造の液晶表示パネルの製造方法
を、図８を参照して説明する。
を、図８を参照して説明する。
【００４９】図８は、この液晶表示パネルの製造方法の
一部を示す工程断面図である。
一部を示す工程断面図である。
【００５０】まず、クロム層１４、埋め込み電極層２
１、およびアルミニウム層２３を形成までの工程は、実
施例２として説明した図６（ｄ）までと同様であり、そ
れまでの工程の説明は省略する。
１、およびアルミニウム層２３を形成までの工程は、実
施例２として説明した図６（ｄ）までと同様であり、そ
れまでの工程の説明は省略する。
【００５１】本例においては、この状態から、図８
（ａ）に示すように、埋め込み電極層２１の上方位置に
接続孔３１ａを有する厚いポリイミド層３１を形成す
る。
（ａ）に示すように、埋め込み電極層２１の上方位置に
接続孔３１ａを有する厚いポリイミド層３１を形成す
る。
【００５２】次に、図８（ｂ）に示すように、これらの
表面側にＩＴＯ層３２ｂを全面にスパッタ形成した後、
塩酸−硝酸系のＩＴＯ用エッチング液を使用して、ＩＴ
Ｏ層に化学エッチングを施す。ここで、図７に示すよう
に、隣接する画素領域１ｂの信号線２ｂの上方位置にま
で、画素電極３２の端部３２ａが位置するように、ＩＴ
Ｏ層を残し、開口率を最大限確保する。ここで、ポリイ
ミド層３１は、アルミニウム電極２３がＩＴＯ用エッチ
ング液によりエッチングされるのを防止する機能も発揮
する。
表面側にＩＴＯ層３２ｂを全面にスパッタ形成した後、
塩酸−硝酸系のＩＴＯ用エッチング液を使用して、ＩＴ
Ｏ層に化学エッチングを施す。ここで、図７に示すよう
に、隣接する画素領域１ｂの信号線２ｂの上方位置にま
で、画素電極３２の端部３２ａが位置するように、ＩＴ
Ｏ層を残し、開口率を最大限確保する。ここで、ポリイ
ミド層３１は、アルミニウム電極２３がＩＴＯ用エッチ
ング液によりエッチングされるのを防止する機能も発揮
する。
【００５３】なお、本例の液晶表示パネルにおいては、
必要に応じて、各層の形成にドライエッチングを採用し
てもよいものである。例えば、アルミニウム層のエッチ
ングにプラズマエッチングなどを使用する場合でも、そ
れに使用されるエッチング種に対しては、クロムの方が
耐エッチング性が高いため、アルミニウム層と同位置に
断線部分が発生しないので、冗長配線構造の効果を発揮
する。
必要に応じて、各層の形成にドライエッチングを採用し
てもよいものである。例えば、アルミニウム層のエッチ
ングにプラズマエッチングなどを使用する場合でも、そ
れに使用されるエッチング種に対しては、クロムの方が
耐エッチング性が高いため、アルミニウム層と同位置に
断線部分が発生しないので、冗長配線構造の効果を発揮
する。
【００５４】また、各領域、各層の配置、形状、構造な
どは、製造すべき液晶表示パネルのサイズ、用途などに
よって、所定の条件に設定されるべき性質のものであ
り、限定のないものである。
どは、製造すべき液晶表示パネルのサイズ、用途などに
よって、所定の条件に設定されるべき性質のものであ
り、限定のないものである。
【００５５】さらに、クロム層を形成した後の工程順序
については、製造すべき液晶表示パネルの構造、エッチ
ング条件などによって、最適な順序に設定されるべき性
質のものである。
については、製造すべき液晶表示パネルの構造、エッチ
ング条件などによって、最適な順序に設定されるべき性
質のものである。
【００５６】
【発明の効果】以上のとおり、本発明に係る液晶表示パ
ネルにおいては、薄膜トランジスタのソース領域に導電
接続する信号線が、ソース領域に導電接続する第１の金
属配線層と、この金属配線層の表面上に形成された第２
の金属配線層とを備え、第１の金属配線層は、第２の金
属配線層に対するエッチャントにエッチングされにくい
金属材料からなる。従って、本発明によれば、以下の効
果を奏する。
ネルにおいては、薄膜トランジスタのソース領域に導電
接続する信号線が、ソース領域に導電接続する第１の金
属配線層と、この金属配線層の表面上に形成された第２
の金属配線層とを備え、第１の金属配線層は、第２の金
属配線層に対するエッチャントにエッチングされにくい
金属材料からなる。従って、本発明によれば、以下の効
果を奏する。
【００５７】 第１の金属配線層の上に第２の金属配
線層を形成するときに、そのパターニングに用いるマス
クに欠陥があって、第２の金属配線層に断線が発生して
も、第１の金属配線層にまで断線が及ばない。それ故、
第１の金属配線層および第２の金属配線層の同位置に断
線部分が発生する確率が極めて低いので、信号線に断線
が発生しにくい。そのため、断線に起因する表示のライ
ン欠陥の発生を抑制できる。
線層を形成するときに、そのパターニングに用いるマス
クに欠陥があって、第２の金属配線層に断線が発生して
も、第１の金属配線層にまで断線が及ばない。それ故、
第１の金属配線層および第２の金属配線層の同位置に断
線部分が発生する確率が極めて低いので、信号線に断線
が発生しにくい。そのため、断線に起因する表示のライ
ン欠陥の発生を抑制できる。
【００５８】 信号線の形成領域を拡張することな
く、上記の冗長配線構造を実現できるので、開口率を確
保でき、表示品質を維持できる。
く、上記の冗長配線構造を実現できるので、開口率を確
保でき、表示品質を維持できる。
【００５９】 第１の金属配線層の上に第２の金属配
線層が形成された複層配線構造であり、新たな位置に予
備信号線を追加しないため、それらのマスクパターンを
共通に使用できるので、工程の複雑化を招かない。
線層が形成された複層配線構造であり、新たな位置に予
備信号線を追加しないため、それらのマスクパターンを
共通に使用できるので、工程の複雑化を招かない。
【００６０】 第２の接続孔が第１の金属配線層と同
時に形成された埋め込み電極層を備えている場合には、
以降の工程において、ドレイン領域が露出した状態にな
いため、各種の処理を行っても、処理中にドレイン領域
が損傷することがないので、表示の品質が向上する。
時に形成された埋め込み電極層を備えている場合には、
以降の工程において、ドレイン領域が露出した状態にな
いため、各種の処理を行っても、処理中にドレイン領域
が損傷することがないので、表示の品質が向上する。
【００６１】 信号線の表面側には厚い表面保護膜が
被着されており、画素電極の端部が隣接する画素領域の
信号線近傍にまで延長されている場合には、開口率を高
め、表示の品位を向上することができる。ここで、信号
線は、厚い表面保護膜に覆われているため、信号線周囲
への電界の影響がないので、隣接する画素領域へのクロ
ストークの問題は発生しない。
被着されており、画素電極の端部が隣接する画素領域の
信号線近傍にまで延長されている場合には、開口率を高
め、表示の品位を向上することができる。ここで、信号
線は、厚い表面保護膜に覆われているため、信号線周囲
への電界の影響がないので、隣接する画素領域へのクロ
ストークの問題は発生しない。
【図１】本発明の実施例１に係る液晶表示パネルのマト
リックスアレイの一部を示す平面図である。
リックスアレイの一部を示す平面図である。
【図２】図１のＩ−Ｉ線における断面図である。
【図３】図１のII−II線における断面図である。
【図４】（ａ）乃至（ｆ）のいずれも、本発明の実施例
１に係る液晶表示パネルのマトリックスアレイの製造工
程の一部を示す工程断面図である。
１に係る液晶表示パネルのマトリックスアレイの製造工
程の一部を示す工程断面図である。
【図５】本発明の実施例２に係る液晶表示パネルのマト
リックスアレイの一部を示す断面図である。
リックスアレイの一部を示す断面図である。
【図６】（ａ）乃至（ｄ）のいずれも、本発明の実施例
２に係る液晶表示パネルのマトリックスアレイの製造工
程の一部を示す工程断面図である。
２に係る液晶表示パネルのマトリックスアレイの製造工
程の一部を示す工程断面図である。
【図７】本発明の実施例３に係る液晶表示パネルのマト
リックスアレイの一部を示す断面図である。
リックスアレイの一部を示す断面図である。
【図８】（ａ），（ｂ）のいずれも、本発明の実施例３
に係る液晶表示パネルのマトリックスアレイの製造工程
の一部を示す工程断面図である。
に係る液晶表示パネルのマトリックスアレイの製造工程
の一部を示す工程断面図である。
【図９】従来の液晶表示パネルのマトリックスアレイの
一部を示す断面図である。
一部を示す断面図である。
１ａ，１ｂ・・・画素領域 ２ａ，２ｂ・・・信号線 ３ａ，３ｂ・・・ゲート線 ４・・・ソース領域 ５・・・ゲート電極 ６，，２２，３２・・・画素電極 ７・・・ドレイン領域 ８・・・ＴＦＴ １４・・・クロム層（第１の金属配線層） １５，２３・・・アルミニウム層（第２の金属配線層） ２１・・・埋め込み電極層
Claims (9)
- 【請求項１】 画素領域の薄膜トランジスタの表面側に
形成された層間絶縁膜の表面側には、その第１の接続孔
を介して前記薄膜トランジスタのソース領域に導電接続
する信号線と、その第２の接続孔を介して前記薄膜トラ
ンジスタのドレイン領域に導電接続する画素電極と、を
有し、前記信号線は、前記第１の接続孔を介して前記ソ
ース領域に導電接続する第１の金属配線層と、この金属
配線層の表面上に形成された第２の金属配線層とを備
え、前記第１の金属配線層は、前記第２の金属配線層を
エッチング形成するエッチャントに対する耐エッチング
性が前記第２の金属配線層を構成する金属材料に比して
高い金属材料からなることを特徴とする液晶表示パネ
ル。 - 【請求項２】 請求項１において、前記第２の金属配線
層を構成する金属材料は、前記第１の金属配線層を構成
する金属材料に対し非エッチング性のエッチング液でウ
ェットエッチング可能なものであることを特徴とする液
晶表示パネル。 - 【請求項３】 請求項１または請求項２において、前記
第２の接続孔は、その内部に前記第１の金属配線層と同
時に形成された埋め込み電極層を備え、この埋め込み電
極層を介して、前記画素電極は前記ドレイン領域に導電
接続していることを特徴とする液晶表示パネル。 - 【請求項４】 請求項３において、前記信号線の表面側
には厚い表面保護膜が被着されており、前記画素電極
は、この表面保護膜の接続孔を介して前記埋め込み電極
層に導電接続し、かつ、その端部が隣接する画素領域の
信号線近傍にまで延長されていることを特徴とする液晶
表示パネル。 - 【請求項５】 請求項４において、前記表面保護膜はポ
リイミド樹脂からなることを特徴とする液晶表示パネ
ル。 - 【請求項６】 請求項１乃至請求項５のいずれかの項に
おいて、前記第１の金属配線層を構成する金属材料はク
ロムを主成分とし、前記第２の金属配線層を構成する金
属材料はアルミニウムを主成分とすることを特徴とする
液晶表示パネル。 - 【請求項７】 請求項１に記載の液晶表示パネルを製造
するための方法であって、前記薄膜トランジスタを形成
した後、その表面側に前記層間絶縁膜を堆積させる工程
と、この層間絶縁膜に前記第１の接続孔および前記第２
の接続孔を形成する工程と、これらの表面側に前記第１
の金属配線層を構成する金属材料を被着し、これをパタ
ーニングして、この金属配線層を形成する工程と、を行
い、しかる後に、これらの表面側に前記画素電極を構成
する材料を被着し、これをパターニングして、この画素
電極を形成する工程と、この工程に続いて、若しくは、
この工程に先立って、これらの表面側に前記第２の金属
配線層を構成する金属材料を被着し、これをエッチング
によりパターニングして、この金属配線層を形成する工
程と、を行うことを特徴とする液晶表示パネルの製造方
法。 - 【請求項８】 請求項３に記載の液晶表示パネルを製造
するための方法であって、前記薄膜トランジスタを形成
した後、その表面側に層間絶縁膜を堆積させる工程と、
この層間絶縁膜に前記第１の接続孔および前記第２の接
続孔を形成する工程と、これらの表面側に前記第１の金
属配線層を構成する金属材料を被着し、これをパターニ
ングして、この金属配線層を形成すると共に、前記第２
の接続孔内部に前記埋め込み電極層を残す工程と、を行
い、しかる後に、これらの表面側に前記画素電極を構成
する材料を被着し、これをパターニングして、この画素
電極を形成する工程と、この工程に続いて、若しくは、
この工程に先立って、これらの表面側に前記第２の金属
配線層を構成する金属材料を被着し、これをエッチング
によりパターニングして、この金属配線層を形成する工
程と、を行うことを特徴とする液晶表示パネルの製造方
法。 - 【請求項９】 請求項４に記載の液晶表示パネルを製造
するための方法であって、前記薄膜トランジスタを形成
した後、その表面側に層間絶縁膜を堆積させる工程と、
この層間絶縁膜に前記第１の接続孔および前記第２の接
続孔を形成する工程と、これらの表面側に前記第１の金
属配線層を構成する金属材料を被着し、これをパターニ
ングして、この金属配線層を形成すると共に、前記第２
の接続孔内部に前記埋め込み電極層を残す工程と、これ
らの表面側に前記第２の金属配線層を構成する金属材料
を被着し、これをエッチングによりパターニングして、
この金属配線層を形成する工程と、これらの表面側に前
記表面保護膜を構成する材料を被着した後、これに接続
孔を形成する工程と、これらの表面側に前記画素電極を
構成する材料を被着し、これをパターニングして、この
画素電極を形成する工程と、を有することを特徴とする
液晶表示パネルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21858391A JP3055237B2 (ja) | 1991-08-29 | 1991-08-29 | 液晶表示パネル及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21858391A JP3055237B2 (ja) | 1991-08-29 | 1991-08-29 | 液晶表示パネル及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0553142A true JPH0553142A (ja) | 1993-03-05 |
| JP3055237B2 JP3055237B2 (ja) | 2000-06-26 |
Family
ID=16722232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21858391A Expired - Fee Related JP3055237B2 (ja) | 1991-08-29 | 1991-08-29 | 液晶表示パネル及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3055237B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0984317A3 (en) * | 1993-12-02 | 2001-03-21 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device and semiconductor device |
| KR100370305B1 (ko) * | 1995-08-04 | 2003-01-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액티브 매트릭스 디바이스 제조 방법 |
| JP2004170915A (ja) * | 2002-10-31 | 2004-06-17 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2007101622A (ja) * | 2005-09-30 | 2007-04-19 | Geomatec Co Ltd | 表示用電極膜および表示用電極パターン製造方法 |
| US7414288B2 (en) | 1996-06-04 | 2008-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having display device |
| JP2021007157A (ja) * | 2008-12-05 | 2021-01-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-08-29 JP JP21858391A patent/JP3055237B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0984317A3 (en) * | 1993-12-02 | 2001-03-21 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device and semiconductor device |
| KR100370305B1 (ko) * | 1995-08-04 | 2003-01-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액티브 매트릭스 디바이스 제조 방법 |
| US7414288B2 (en) | 1996-06-04 | 2008-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having display device |
| US8405149B2 (en) | 1996-06-04 | 2013-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having display device |
| US8928081B2 (en) | 1996-06-04 | 2015-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having display device |
| JP2004170915A (ja) * | 2002-10-31 | 2004-06-17 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2007101622A (ja) * | 2005-09-30 | 2007-04-19 | Geomatec Co Ltd | 表示用電極膜および表示用電極パターン製造方法 |
| JP2021007157A (ja) * | 2008-12-05 | 2021-01-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2024001152A (ja) * | 2008-12-05 | 2024-01-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3055237B2 (ja) | 2000-06-26 |
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