JPH05323373A - 薄膜トランジスタパネルの製造方法 - Google Patents
薄膜トランジスタパネルの製造方法Info
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- JPH05323373A JPH05323373A JP13047892A JP13047892A JPH05323373A JP H05323373 A JPH05323373 A JP H05323373A JP 13047892 A JP13047892 A JP 13047892A JP 13047892 A JP13047892 A JP 13047892A JP H05323373 A JPH05323373 A JP H05323373A
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- electrode
- bus line
- thin film
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- Liquid Crystal (AREA)
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Abstract
(57)【要約】
【目的】本発明は、薄膜トランジスタパネルの製造方法
に関し、ソース電極の電極材にＡｌを用いることがで
き、さらに、製造工程を簡単にさせた薄膜トランジスタ
パネルの製造方法を提供することを目的とする。 【構成】ｎ+ ａ−Ｓｉ膜２２を形成し、続いてＴｉ膜２
４を形成し、さらにＡｌ膜２６を形成する（図３
（ａ））。レジスト膜２８をマスクとしてＲＩＥによ
り、Ａｌ膜２６、Ｔｉ膜２４、ｎ+ ａ−Ｓｉ膜２２及び
ａ−Ｓｉ膜１６の露出部を除去することにより、ソース
電極３８、ドレイン（バスライン）電極３６及び動作半
導体層３０を形成する。次に陽極酸化法を用い、ソース
電極３８、ドレイン（バスライン）電極３６のＡｌ膜の
表面に酸化被膜４０を形成する（図３（ｂ））。次に、
Ｓｉ3 Ｎ4 膜を形成した後、ソース電極３８の酸化被膜
４０を除去して接続部を形成し、画素電極用のＩＴＯ膜
と接続するように構成する。
に関し、ソース電極の電極材にＡｌを用いることがで
き、さらに、製造工程を簡単にさせた薄膜トランジスタ
パネルの製造方法を提供することを目的とする。 【構成】ｎ+ ａ−Ｓｉ膜２２を形成し、続いてＴｉ膜２
４を形成し、さらにＡｌ膜２６を形成する（図３
（ａ））。レジスト膜２８をマスクとしてＲＩＥによ
り、Ａｌ膜２６、Ｔｉ膜２４、ｎ+ ａ−Ｓｉ膜２２及び
ａ−Ｓｉ膜１６の露出部を除去することにより、ソース
電極３８、ドレイン（バスライン）電極３６及び動作半
導体層３０を形成する。次に陽極酸化法を用い、ソース
電極３８、ドレイン（バスライン）電極３６のＡｌ膜の
表面に酸化被膜４０を形成する（図３（ｂ））。次に、
Ｓｉ3 Ｎ4 膜を形成した後、ソース電極３８の酸化被膜
４０を除去して接続部を形成し、画素電極用のＩＴＯ膜
と接続するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
駆動方式の液晶表示パネル等に使用される薄膜トランジ
スタパネルの製造方法に関する。液晶表示パネル等のア
クティブマトリクス型表示パネルの駆動に用いられる薄
膜トランジスタパネルには表示画面上の欠陥発生のない
ものが要求され、また製造プロセスの簡略化が要求され
ている。
駆動方式の液晶表示パネル等に使用される薄膜トランジ
スタパネルの製造方法に関する。液晶表示パネル等のア
クティブマトリクス型表示パネルの駆動に用いられる薄
膜トランジスタパネルには表示画面上の欠陥発生のない
ものが要求され、また製造プロセスの簡略化が要求され
ている。
【０００２】
【従来の技術】アクティブマトリクス駆動方式の液晶表
示パネルは、ドット表示を行う個々の画素に対応してマ
トリクス状に薄膜トランジスタ（ＴＦＴ）を配設させ、
この薄膜トランジスタにより各画素にメモリ機能を持た
せてコントラストの良好な表示を可能としたものであ
る。このような液晶表示パネルは、例えば多数の補助容
量バスライン、ゲートバスライン、ドレインバスライン
をそれぞれＸ及びＹ方向に配設し、これら各バスライン
に駆動電圧を順次印加して、各バスライン交差部に配設
した薄膜トランジスタを選択駆動させることにより、所
望の画素をドット表示するようにしている。
示パネルは、ドット表示を行う個々の画素に対応してマ
トリクス状に薄膜トランジスタ（ＴＦＴ）を配設させ、
この薄膜トランジスタにより各画素にメモリ機能を持た
せてコントラストの良好な表示を可能としたものであ
る。このような液晶表示パネルは、例えば多数の補助容
量バスライン、ゲートバスライン、ドレインバスライン
をそれぞれＸ及びＹ方向に配設し、これら各バスライン
に駆動電圧を順次印加して、各バスライン交差部に配設
した薄膜トランジスタを選択駆動させることにより、所
望の画素をドット表示するようにしている。
【０００３】
【発明が解決しようとする課題】この従来の薄膜トラン
ジスタパネルの製造方法においては、ソース電極の電極
材に、低抵抗な配線材料であるＡｌを用いることが困難
であるという問題があった。これは、ソース電極及びド
レイン電極をＡｌで形成しても、ソース電極と接続され
るＩＴＯ等の画素電極をパターニングする際に用いるハ
ロゲン系エッチャントにより、ソース電極のＡｌまでも
エッチングされてしまうからである。ハロゲン系エッチ
ャントには、例えば、ＨＣｌ＋ＨＮＯ3 、ＨＣｌ＋Ｆｅ
2 Ｏ3 又はＨＢｒ・ＨＩ或いはこれらに適当な酸化剤や
水を加えたりして緩衝液にした溶液がある。
ジスタパネルの製造方法においては、ソース電極の電極
材に、低抵抗な配線材料であるＡｌを用いることが困難
であるという問題があった。これは、ソース電極及びド
レイン電極をＡｌで形成しても、ソース電極と接続され
るＩＴＯ等の画素電極をパターニングする際に用いるハ
ロゲン系エッチャントにより、ソース電極のＡｌまでも
エッチングされてしまうからである。ハロゲン系エッチ
ャントには、例えば、ＨＣｌ＋ＨＮＯ3 、ＨＣｌ＋Ｆｅ
2 Ｏ3 又はＨＢｒ・ＨＩ或いはこれらに適当な酸化剤や
水を加えたりして緩衝液にした溶液がある。
【０００４】また、電極材にＡｌを用いたソース電極上
にＩＴＯの画素電極を直接積層した場合においては、フ
ォトリソグラフィ工程で用いるレジスト現像液等の電解
質溶液中にソース電極と画素電極が曝されると電池効果
により反応を起こしてしまい、ソース電極のＡｌが溶け
てしまったり、画素電極のＩＴＯ及びソース電極のＡｌ
が破壊されたり、剥離したりする等の問題がある。従っ
て、ＩＴＯとＡｌとの積層構造又は同一層での使用は非
常に困難であった。
にＩＴＯの画素電極を直接積層した場合においては、フ
ォトリソグラフィ工程で用いるレジスト現像液等の電解
質溶液中にソース電極と画素電極が曝されると電池効果
により反応を起こしてしまい、ソース電極のＡｌが溶け
てしまったり、画素電極のＩＴＯ及びソース電極のＡｌ
が破壊されたり、剥離したりする等の問題がある。従っ
て、ＩＴＯとＡｌとの積層構造又は同一層での使用は非
常に困難であった。
【０００５】このため、従来の薄膜トランジスタパネル
の製造方法においては、ソース電極の電極材にＡｌを用
いてソース電極と接続するＩＴＯ等の画素電極をエッチ
ングで形成することはなかった。従って、バスライン、
ドレイン電極にもＡｌを用いることがなかった。また、
従来の薄膜トランジスタパネルの製造方法においては、
端子形成、画素電極形成、最終保護膜形成の各工程を別
々に行っていたため複数のフォトリソグラフィ工程を必
要としていた。さらに、形成されるゲート端子の端子材
が金属であると、コンタクト抵抗の劣化を抑えることが
困難であり薄膜トランジスタパネルの信頼性が低下して
いた。
の製造方法においては、ソース電極の電極材にＡｌを用
いてソース電極と接続するＩＴＯ等の画素電極をエッチ
ングで形成することはなかった。従って、バスライン、
ドレイン電極にもＡｌを用いることがなかった。また、
従来の薄膜トランジスタパネルの製造方法においては、
端子形成、画素電極形成、最終保護膜形成の各工程を別
々に行っていたため複数のフォトリソグラフィ工程を必
要としていた。さらに、形成されるゲート端子の端子材
が金属であると、コンタクト抵抗の劣化を抑えることが
困難であり薄膜トランジスタパネルの信頼性が低下して
いた。
【０００６】またさらに、従来の薄膜トランジスタパネ
ルの製造方法では、不要なＩＴＯ膜のリフトオフ工程で
残ったＩＴＯが点欠陥等の不良を発生させ、薄膜トラン
ジスタパネルの信頼性を低下させる原因となっていた。
本発明の目的は、ソース電極の電極材にＡｌを用いるこ
とができ、さらに、製造工程を簡単にさせた薄膜トラン
ジスタパネルの製造方法を提供することにある。
ルの製造方法では、不要なＩＴＯ膜のリフトオフ工程で
残ったＩＴＯが点欠陥等の不良を発生させ、薄膜トラン
ジスタパネルの信頼性を低下させる原因となっていた。
本発明の目的は、ソース電極の電極材にＡｌを用いるこ
とができ、さらに、製造工程を簡単にさせた薄膜トラン
ジスタパネルの製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的は、透明絶縁性
基板上にゲートバスライン及び前記ゲートバスラインに
接続するゲート電極を形成し、前記透明絶縁性基板上部
全面に層間絶縁膜を形成し、前記層間絶縁膜上に動作半
導体膜を形成し、前記動作半導体膜上に、前記ゲートバ
スラインと交差するドレインバスライン及び前記ドレイ
ンバスラインに接続するドレイン電極を形成し、同時に
前記ゲート電極に対して前記ドレイン電極と反対側の前
記動作半導体膜上にソース電極を形成することにより、
前記ゲートバスラインと前記ドレインバスラインの各交
差部近傍にマトリックス駆動用の薄膜トランジスタを配
設した薄膜トランジスタパネルの製造方法において、前
記ソース電極、前記ドレイン電極及び前記ドレインバス
ラインはＡｌを含む金属層で形成し、前記ソース電極及
び前記ドレイン電極の前記金属層表面に酸化被膜を形成
し、前記ソース電極表面の前記酸化被膜を除去して、前
記ソース電極と画素電極とを接続させることを特徴とす
る薄膜トランジスタパネルの製造方法によって達成され
る。
基板上にゲートバスライン及び前記ゲートバスラインに
接続するゲート電極を形成し、前記透明絶縁性基板上部
全面に層間絶縁膜を形成し、前記層間絶縁膜上に動作半
導体膜を形成し、前記動作半導体膜上に、前記ゲートバ
スラインと交差するドレインバスライン及び前記ドレイ
ンバスラインに接続するドレイン電極を形成し、同時に
前記ゲート電極に対して前記ドレイン電極と反対側の前
記動作半導体膜上にソース電極を形成することにより、
前記ゲートバスラインと前記ドレインバスラインの各交
差部近傍にマトリックス駆動用の薄膜トランジスタを配
設した薄膜トランジスタパネルの製造方法において、前
記ソース電極、前記ドレイン電極及び前記ドレインバス
ラインはＡｌを含む金属層で形成し、前記ソース電極及
び前記ドレイン電極の前記金属層表面に酸化被膜を形成
し、前記ソース電極表面の前記酸化被膜を除去して、前
記ソース電極と画素電極とを接続させることを特徴とす
る薄膜トランジスタパネルの製造方法によって達成され
る。
【０００８】また上記目的は、透明絶縁性基板上にゲー
トバスライン及び前記ゲートバスラインに接続するゲー
ト電極を形成し、前記透明絶縁性基板上部全面に層間絶
縁膜を形成し、前記層間絶縁膜上に動作半導体膜を形成
し、前記動作半導体膜上に、前記ゲートバスラインと交
差するドレインバスライン及び前記ドレインバスライン
に接続するドレイン電極を形成し、同時に前記ゲート電
極に対して前記ドレイン電極と反対側の前記動作半導体
膜上にソース電極を形成することにより、前記ゲートバ
スラインと前記ドレインバスラインの各交差部近傍にマ
トリックス駆動用の薄膜トランジスタを配設した薄膜ト
ランジスタパネルの製造方法において、前記ソース電極
及び前記ドレイン電極を形成した後、レジストを塗布し
て画素電極の形成領域に開口を有するレジスト膜をパタ
ーニングし、全面に前記画素電極形成用の透明導電膜を
形成し、前記レジスト膜を除去することにより、不要な
前記透明導電膜をリフトオフして前記ソース電極と接続
する前記画素電極を形成することを特徴とする薄膜トラ
ンジスタパネルの製造方法によって達成される。
トバスライン及び前記ゲートバスラインに接続するゲー
ト電極を形成し、前記透明絶縁性基板上部全面に層間絶
縁膜を形成し、前記層間絶縁膜上に動作半導体膜を形成
し、前記動作半導体膜上に、前記ゲートバスラインと交
差するドレインバスライン及び前記ドレインバスライン
に接続するドレイン電極を形成し、同時に前記ゲート電
極に対して前記ドレイン電極と反対側の前記動作半導体
膜上にソース電極を形成することにより、前記ゲートバ
スラインと前記ドレインバスラインの各交差部近傍にマ
トリックス駆動用の薄膜トランジスタを配設した薄膜ト
ランジスタパネルの製造方法において、前記ソース電極
及び前記ドレイン電極を形成した後、レジストを塗布し
て画素電極の形成領域に開口を有するレジスト膜をパタ
ーニングし、全面に前記画素電極形成用の透明導電膜を
形成し、前記レジスト膜を除去することにより、不要な
前記透明導電膜をリフトオフして前記ソース電極と接続
する前記画素電極を形成することを特徴とする薄膜トラ
ンジスタパネルの製造方法によって達成される。
【０００９】
【作用】本発明によれば、Ａｌの表面に酸化被膜を形成
することにより画素電極（透明導電膜）のエッチングの
際のエッチャントによってＡｌが浸蝕されることがな
く、また、表面の酸化被膜によりＡｌが保護されるので
電池効果による破壊を生じさせることがないので、ソー
ス電極等の電極材にＡｌを用いることができる。
することにより画素電極（透明導電膜）のエッチングの
際のエッチャントによってＡｌが浸蝕されることがな
く、また、表面の酸化被膜によりＡｌが保護されるので
電池効果による破壊を生じさせることがないので、ソー
ス電極等の電極材にＡｌを用いることができる。
【００１０】また、本発明によれば、画素電極のパター
ニングをエッチングではなくリフトオフを用いて行うこ
とによりフォトリソグラフィ工程でのマスクを減少させ
ることができ、さらにソース電極等の電極材及び配線材
料にＡｌを用いた薄膜トランジスタパネルを製造するこ
とができるようになる。さらに本発明によれば、端子電
極にＩＴＯ等の酸化物導電体を使用できるため、コンタ
クト抵抗を安定させた薄膜トランジスタパネルを製造す
ることができる。
ニングをエッチングではなくリフトオフを用いて行うこ
とによりフォトリソグラフィ工程でのマスクを減少させ
ることができ、さらにソース電極等の電極材及び配線材
料にＡｌを用いた薄膜トランジスタパネルを製造するこ
とができるようになる。さらに本発明によれば、端子電
極にＩＴＯ等の酸化物導電体を使用できるため、コンタ
クト抵抗を安定させた薄膜トランジスタパネルを製造す
ることができる。
【００１１】
【実施例】本発明の第１の実施例による薄膜トランジス
タパネルの製造方法を図１乃至図５を用いて説明する。
本実施例における薄膜トランジスタパネルの製造方法
は、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法によりゲート絶縁膜としてのアルミナを成
膜し、ＳＡ（セルフアライメント）プロセスを活用して
薄膜トランジスタパネルを製造する方法である。図５に
薄膜トランジスタパネルの平面図を示す。図中のＡ−Ａ
線での断面の製造工程図を図１乃至図４に示している。
タパネルの製造方法を図１乃至図５を用いて説明する。
本実施例における薄膜トランジスタパネルの製造方法
は、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法によりゲート絶縁膜としてのアルミナを成
膜し、ＳＡ（セルフアライメント）プロセスを活用して
薄膜トランジスタパネルを製造する方法である。図５に
薄膜トランジスタパネルの平面図を示す。図中のＡ−Ａ
線での断面の製造工程図を図１乃至図４に示している。
【００１２】まず、ドラム回転方式であり対向ターゲッ
ト方式であるマグネトロンスパッタ電極を有し、基板温
度を２００℃まで昇温可能なスパッタリング装置を用い
て、ガラス基板２上にゲート電極及びゲートバスライン
を形成する。スパッタリング装置内にセットしたガラス
基板２を基板温度２００℃に加熱してから放置して室温
まで冷却した後、回転ドラムを６回転／分で回転させ、
圧力約０．００１ＴｏｒｒのＡｒガス雰囲気中におい
て、ＤＣスパッタリング法によりＡｌをスパッタリング
し、ガラス基板２上に厚さ約５０ｎｍのＡｌ膜４を形成
する。続いて、同一装置内で真空を破らずに室温で、回
転ドラムを６回転／分で回転させ、圧力約０．００１Ｔ
ｏｒｒのＡｒガス雰囲気中において、ＤＣスパッタリン
グ法によりＣｒをスパッタリングし、Ａｌ膜４上に厚さ
約８０ｎｍのＣｒ膜６を形成する（図１（ａ））。この
Ａｌ膜４とＣｒ膜６の二層膜の上に、幅が５μｍのゲー
トパターンを有するレジスト膜８を形成する。このレジ
スト膜８をマスクとして、ＲＩＥ（反応性イオンエッチ
ング）によりＣＣｌ4 ＋Ｏ2 ガスによりＣｒ膜６をエッ
チングし、続いてＢＣｌ3 ＋Ｃｌ2 ガスによりＡｌ膜４
をエッチングする（図１（ｂ））。その後レジスト膜８
を除去して、Ａｌ膜１０ａの上層にＣｒ膜１０ｂが形成
されたゲート電極１０が完成する。
ト方式であるマグネトロンスパッタ電極を有し、基板温
度を２００℃まで昇温可能なスパッタリング装置を用い
て、ガラス基板２上にゲート電極及びゲートバスライン
を形成する。スパッタリング装置内にセットしたガラス
基板２を基板温度２００℃に加熱してから放置して室温
まで冷却した後、回転ドラムを６回転／分で回転させ、
圧力約０．００１ＴｏｒｒのＡｒガス雰囲気中におい
て、ＤＣスパッタリング法によりＡｌをスパッタリング
し、ガラス基板２上に厚さ約５０ｎｍのＡｌ膜４を形成
する。続いて、同一装置内で真空を破らずに室温で、回
転ドラムを６回転／分で回転させ、圧力約０．００１Ｔ
ｏｒｒのＡｒガス雰囲気中において、ＤＣスパッタリン
グ法によりＣｒをスパッタリングし、Ａｌ膜４上に厚さ
約８０ｎｍのＣｒ膜６を形成する（図１（ａ））。この
Ａｌ膜４とＣｒ膜６の二層膜の上に、幅が５μｍのゲー
トパターンを有するレジスト膜８を形成する。このレジ
スト膜８をマスクとして、ＲＩＥ（反応性イオンエッチ
ング）によりＣＣｌ4 ＋Ｏ2 ガスによりＣｒ膜６をエッ
チングし、続いてＢＣｌ3 ＋Ｃｌ2 ガスによりＡｌ膜４
をエッチングする（図１（ｂ））。その後レジスト膜８
を除去して、Ａｌ膜１０ａの上層にＣｒ膜１０ｂが形成
されたゲート電極１０が完成する。
【００１３】次に、ＡＬＤ法を用い、有機アルミニウム
とＯ2 による雰囲気、或いはＨ2 ＯをＮ2 ガスで仕切っ
た雰囲気中において、ガラス基板２上及びゲート電極１
０上にゲート絶縁膜として厚さ約４００ｎｍのＡｌ2 Ｏ
3 膜１２を画素部のみマスクして成膜する。次いで、プ
ラズマＣＶＤ法を用い、ＳｉＨ4 とＮＨ3 の混合ガス雰
囲気中でＡｌ2 Ｏ3 膜１２上に厚さ５０ｎｍのＳｉ3 Ｎ
4 膜１４を形成する。次に、ＳｉＨ4 のガス雰囲気中に
おいて、Ｓｉ3 Ｎ4 膜１４上に動作半導体層として厚さ
約２５ｎｍのａ−Ｓｉ（アモルファスシリコン）膜１６
を形成し、ＳｉＨ4 とＮ2 Ｏの混合ガス雰囲気中におい
て、ａ−Ｓｉ膜１６上に保護膜として厚さ約１４０ｎｍ
のＳｉＯ2 膜１８を形成する。
とＯ2 による雰囲気、或いはＨ2 ＯをＮ2 ガスで仕切っ
た雰囲気中において、ガラス基板２上及びゲート電極１
０上にゲート絶縁膜として厚さ約４００ｎｍのＡｌ2 Ｏ
3 膜１２を画素部のみマスクして成膜する。次いで、プ
ラズマＣＶＤ法を用い、ＳｉＨ4 とＮＨ3 の混合ガス雰
囲気中でＡｌ2 Ｏ3 膜１２上に厚さ５０ｎｍのＳｉ3 Ｎ
4 膜１４を形成する。次に、ＳｉＨ4 のガス雰囲気中に
おいて、Ｓｉ3 Ｎ4 膜１４上に動作半導体層として厚さ
約２５ｎｍのａ−Ｓｉ（アモルファスシリコン）膜１６
を形成し、ＳｉＨ4 とＮ2 Ｏの混合ガス雰囲気中におい
て、ａ−Ｓｉ膜１６上に保護膜として厚さ約１４０ｎｍ
のＳｉＯ2 膜１８を形成する。
【００１４】次いで、ＳｉＯ2 膜１８上にレジスト膜２
０を塗布する。ゲート電極１０側の面と反対側のガラス
基板２面からレジスト膜２０に対して背面露光してＳＡ
（セルフアライメント）プロセスを行い、さらにガラス
基板２のゲート電極１０側から、ゲート電極１０上のレ
ジスト膜だけが残り、ゲートバスライン上のレジスト膜
が除去されるようなパターンで露光を行い、ゲート電極
１０上にレジスト膜２０を形成する（図２（ａ））。こ
のレジスト膜２０をマスクとし、弗化アンモニウム系の
エッチング液によりＳｉＯ2 膜１８の露出部を選択的に
エッチング除去し（図２（ｂ））、続いてレジスト膜２
０を除去する。
０を塗布する。ゲート電極１０側の面と反対側のガラス
基板２面からレジスト膜２０に対して背面露光してＳＡ
（セルフアライメント）プロセスを行い、さらにガラス
基板２のゲート電極１０側から、ゲート電極１０上のレ
ジスト膜だけが残り、ゲートバスライン上のレジスト膜
が除去されるようなパターンで露光を行い、ゲート電極
１０上にレジスト膜２０を形成する（図２（ａ））。こ
のレジスト膜２０をマスクとし、弗化アンモニウム系の
エッチング液によりＳｉＯ2 膜１８の露出部を選択的に
エッチング除去し（図２（ｂ））、続いてレジスト膜２
０を除去する。
【００１５】次にＰＨ3 （ホスフィン）を加えたＳｉＨ
4 （シラン）の雰囲気中において、プラズマＣＶＤ法に
より厚さ約５０ｎｍのｎ+ ａ−Ｓｉ膜２２を形成し、続
いて厚さ約１００ｎｍのＴｉ膜２４を真空蒸着法にて形
成し、さらに厚さ約２００ｎｍのＡｌ膜２６を真空蒸着
法にて形成する。次いで、全面にレジストを塗布してパ
ターニングし、ソース電極とドレイン（バスライン）電
極形成用のレジスト膜２８を形成する（図３（ａ））。
4 （シラン）の雰囲気中において、プラズマＣＶＤ法に
より厚さ約５０ｎｍのｎ+ ａ−Ｓｉ膜２２を形成し、続
いて厚さ約１００ｎｍのＴｉ膜２４を真空蒸着法にて形
成し、さらに厚さ約２００ｎｍのＡｌ膜２６を真空蒸着
法にて形成する。次いで、全面にレジストを塗布してパ
ターニングし、ソース電極とドレイン（バスライン）電
極形成用のレジスト膜２８を形成する（図３（ａ））。
【００１６】レジスト膜２８をマスクとしてＢＣｌ3 ＋
Ｃｌ2 混合ガス雰囲気中においてＲＩＥにより、Ａｌ膜
２６、Ｔｉ膜２４、ｎ+ ａ−Ｓｉ膜２２及びａ−Ｓｉ膜
１６の露出部を除去することにより素子分離を行ない、
ソース電極３８、ドレイン（バスライン）電極３６及び
動作半導体層３０を形成する。本工程を実施した後も、
ゲート絶縁膜のＡｌ2 Ｏ3 膜１２は画素部に、Ｓｉ3 Ｎ
4 膜１４は全面に残っている。次に陽極酸化法を用い、
ソース電極３８、ドレイン（バスライン）電極３６のＡ
ｌ膜の表面に酸化被膜４０を形成する（図３（ｂ））。
Ｃｌ2 混合ガス雰囲気中においてＲＩＥにより、Ａｌ膜
２６、Ｔｉ膜２４、ｎ+ ａ−Ｓｉ膜２２及びａ−Ｓｉ膜
１６の露出部を除去することにより素子分離を行ない、
ソース電極３８、ドレイン（バスライン）電極３６及び
動作半導体層３０を形成する。本工程を実施した後も、
ゲート絶縁膜のＡｌ2 Ｏ3 膜１２は画素部に、Ｓｉ3 Ｎ
4 膜１４は全面に残っている。次に陽極酸化法を用い、
ソース電極３８、ドレイン（バスライン）電極３６のＡ
ｌ膜の表面に酸化被膜４０を形成する（図３（ｂ））。
【００１７】次に、保護膜となるＳｉ3 Ｎ4 膜４２を形
成した後、ＨＦ系の酸溶液によるウエットプロセス、Ｃ
ＤＥ（ケミカルドライエッチング）、ＲＩＥによるドラ
イプロセスにより、ソース電極３８上のＳｉ3 Ｎ4 膜４
２を開口し、開口部に露出したソース電極３８の酸化被
膜４０を除去してコンタクト部を形成する。さらに、ゲ
ート絶縁膜を同様にエッチングしてもよい。
成した後、ＨＦ系の酸溶液によるウエットプロセス、Ｃ
ＤＥ（ケミカルドライエッチング）、ＲＩＥによるドラ
イプロセスにより、ソース電極３８上のＳｉ3 Ｎ4 膜４
２を開口し、開口部に露出したソース電極３８の酸化被
膜４０を除去してコンタクト部を形成する。さらに、ゲ
ート絶縁膜を同様にエッチングしてもよい。
【００１８】次に、画素電極用のＩＴＯ膜４４を形成
し、画素電極形成用のレジスト膜４６をマスクとしてハ
ロゲン系エッチャントを用いてＩＴＯ膜４４をエッチン
グする（図４（ａ））。レジスト膜４６を除去して薄膜
トランジスタパネルが完成する（図４（ｂ））。このよ
うに本実施例によれば、ゲート電極形成時にＡｌの上層
部にＣｒを配置した二層配線構造とすることによりアル
ミナや絶縁膜をエッチングする際に用いるＨＦ系エッチ
ャントでエッチングされない端子構造が得られるため、
端子形成も同時に可能となる。
し、画素電極形成用のレジスト膜４６をマスクとしてハ
ロゲン系エッチャントを用いてＩＴＯ膜４４をエッチン
グする（図４（ａ））。レジスト膜４６を除去して薄膜
トランジスタパネルが完成する（図４（ｂ））。このよ
うに本実施例によれば、ゲート電極形成時にＡｌの上層
部にＣｒを配置した二層配線構造とすることによりアル
ミナや絶縁膜をエッチングする際に用いるＨＦ系エッチ
ャントでエッチングされない端子構造が得られるため、
端子形成も同時に可能となる。
【００１９】また、本実施例によれば、高精細パネル等
の高密度化で必要とされる低抵抗なＡｌ電極配線の使用
が可能となり、画素電極とドレイン（バス）電極との間
の短絡による点欠陥やそれらを介しての線欠陥を防止す
ることができ、ＴＦＴの高性能・高信頼性を実現するこ
とができる。本発明の第２の実施例による薄膜トランジ
スタパネルの製造方法を図５乃至図１１を用いて説明す
る。
の高密度化で必要とされる低抵抗なＡｌ電極配線の使用
が可能となり、画素電極とドレイン（バス）電極との間
の短絡による点欠陥やそれらを介しての線欠陥を防止す
ることができ、ＴＦＴの高性能・高信頼性を実現するこ
とができる。本発明の第２の実施例による薄膜トランジ
スタパネルの製造方法を図５乃至図１１を用いて説明す
る。
【００２０】本実施例における薄膜トランジスタパネル
の製造方法は、ＡＬＤにより成膜したアルミナをゲート
絶縁膜として用い、ＳＡ（セルフアライメント）プロセ
スを用いて薄膜トランジスタパネルを製造する方法であ
る。図５に薄膜トランジスタパネルの平面図を示す。図
中のＡ−Ａ線での断面の製造工程図を図６乃至図１０に
示している。図１１は薄膜トランジスタパネルのゲート
端子部での断面を示す図である。
の製造方法は、ＡＬＤにより成膜したアルミナをゲート
絶縁膜として用い、ＳＡ（セルフアライメント）プロセ
スを用いて薄膜トランジスタパネルを製造する方法であ
る。図５に薄膜トランジスタパネルの平面図を示す。図
中のＡ−Ａ線での断面の製造工程図を図６乃至図１０に
示している。図１１は薄膜トランジスタパネルのゲート
端子部での断面を示す図である。
【００２１】まず、ドラム回転方式であり対向ターゲッ
ト方式であるマグネトロンスパッタ電極を有し、基板温
度を２００℃まで昇温可能なスパッタリング装置を用い
て、ガラス基板２上にゲート電極及びゲートバスライン
を形成する。スパッタリング装置内にセットしたガラス
基板２を基板温度２００℃に加熱してから放置して室温
まで冷却した後、回転ドラムを６回転／分で回転させ、
圧力約０．００１ＴｏｒｒのＡｒガス雰囲気中におい
て、ＤＣスパッタリング法によりＡｌをスパッタリング
し、ガラス基板２上に厚さ約５０ｎｍのＡｌ膜４を形成
する。続いて、同一装置内で真空を破らずに室温で回転
ドラムを６回転／分で回転させ、圧力約０．００１Ｔｏ
ｒｒのＡｒガス雰囲気中において、ＤＣスパッタリング
法によりＣｒをスパッタリングし、Ａｌ膜４上に厚さ約
８０ｎｍのＣｒ膜６を形成する（図６（ａ））。このＡ
ｌ膜４とＣｒ膜６の二層膜の上に、幅が５μｍのゲート
パターンを有するレジスト膜８を形成する。このレジス
ト膜をマスクとして、ＲＩＥ（反応性イオンエッチン
グ）によりＣＣｌ4 ＋Ｏ2 ガスによりＣｒ膜６をエッチ
ングし、続いてＢＣｌ3 ＋Ｃｌ2 ガスによってＡｌ膜４
をエッチングする（図６（ｂ））。その後レジスト膜８
を除去して、Ａｌ膜１０ａの上層にＣｒ膜１０ｂが形成
されたゲート電極１０が完成する。
ト方式であるマグネトロンスパッタ電極を有し、基板温
度を２００℃まで昇温可能なスパッタリング装置を用い
て、ガラス基板２上にゲート電極及びゲートバスライン
を形成する。スパッタリング装置内にセットしたガラス
基板２を基板温度２００℃に加熱してから放置して室温
まで冷却した後、回転ドラムを６回転／分で回転させ、
圧力約０．００１ＴｏｒｒのＡｒガス雰囲気中におい
て、ＤＣスパッタリング法によりＡｌをスパッタリング
し、ガラス基板２上に厚さ約５０ｎｍのＡｌ膜４を形成
する。続いて、同一装置内で真空を破らずに室温で回転
ドラムを６回転／分で回転させ、圧力約０．００１Ｔｏ
ｒｒのＡｒガス雰囲気中において、ＤＣスパッタリング
法によりＣｒをスパッタリングし、Ａｌ膜４上に厚さ約
８０ｎｍのＣｒ膜６を形成する（図６（ａ））。このＡ
ｌ膜４とＣｒ膜６の二層膜の上に、幅が５μｍのゲート
パターンを有するレジスト膜８を形成する。このレジス
ト膜をマスクとして、ＲＩＥ（反応性イオンエッチン
グ）によりＣＣｌ4 ＋Ｏ2 ガスによりＣｒ膜６をエッチ
ングし、続いてＢＣｌ3 ＋Ｃｌ2 ガスによってＡｌ膜４
をエッチングする（図６（ｂ））。その後レジスト膜８
を除去して、Ａｌ膜１０ａの上層にＣｒ膜１０ｂが形成
されたゲート電極１０が完成する。
【００２２】次に、ＡＬＤ法を用い、有機アルミニウム
とＯ2 による雰囲気、或いはＨ2 ＯをＮ2 ガスで仕切っ
た雰囲気中において、ガラス基板２上及びゲート電極１
０上にゲート絶縁膜として厚さ約４００ｎｍのＡｌ2 Ｏ
3 膜１２を画素部のみマスクして成膜する。次いで、プ
ラズマＣＶＤ法を用い、ＳｉＨ4 とＮＨ3 の混合ガス雰
囲気中でＡｌ2 Ｏ3 膜１２上に厚さ５０ｎｍのＳｉ3 Ｎ
4 膜１４を形成する。次に、ＳｉＨ4 のガス雰囲気中に
おいてＳｉ3 Ｎ4 膜１４上に動作半導体層として厚さ約
２５ｎｍのａ−Ｓｉ膜１６を形成し、ＳｉＨ4 とＮ2 Ｏ
の混合ガス雰囲気中においてａ−Ｓｉ膜１６上に保護膜
として厚さ約１４０ｎｍのＳｉＯ2 膜１８を形成する。
とＯ2 による雰囲気、或いはＨ2 ＯをＮ2 ガスで仕切っ
た雰囲気中において、ガラス基板２上及びゲート電極１
０上にゲート絶縁膜として厚さ約４００ｎｍのＡｌ2 Ｏ
3 膜１２を画素部のみマスクして成膜する。次いで、プ
ラズマＣＶＤ法を用い、ＳｉＨ4 とＮＨ3 の混合ガス雰
囲気中でＡｌ2 Ｏ3 膜１２上に厚さ５０ｎｍのＳｉ3 Ｎ
4 膜１４を形成する。次に、ＳｉＨ4 のガス雰囲気中に
おいてＳｉ3 Ｎ4 膜１４上に動作半導体層として厚さ約
２５ｎｍのａ−Ｓｉ膜１６を形成し、ＳｉＨ4 とＮ2 Ｏ
の混合ガス雰囲気中においてａ−Ｓｉ膜１６上に保護膜
として厚さ約１４０ｎｍのＳｉＯ2 膜１８を形成する。
【００２３】次いで、ＳｉＯ2 膜１８上にレジスト膜２
０を塗布する。ゲート電極１０側の面と反対側のガラス
基板２面からレジスト膜２０に対して背面露光してＳＡ
（セルフアライメント）プロセスを行い、さらにガラス
基板２のゲート電極１０側から、ゲート電極１０上のレ
ジスト膜だけが残り、ゲートバスライン上のレジスト膜
が除去されるようなパターンで露光を行い、ゲート電極
１０上にレジスト膜２０を形成する（図７（ａ））。こ
のレジスト膜２０をマスクとし、弗化アンモニウム系の
エッチング液によりＳｉＯ2 膜１８の露出部を選択的に
エッチング除去する。このレジスト膜２０を残したま
ま、ＰＨ3 を加えたＳｉＨ4 の雰囲気中において、プラ
ズマＣＶＤ法により、厚さ約５０ｎｍのｎ+ ａ−Ｓｉ膜
２２を形成し、続いて厚さ約１００ｎｍのＴｉ膜２４を
真空蒸着法にて形成する（図７（ｂ））。
０を塗布する。ゲート電極１０側の面と反対側のガラス
基板２面からレジスト膜２０に対して背面露光してＳＡ
（セルフアライメント）プロセスを行い、さらにガラス
基板２のゲート電極１０側から、ゲート電極１０上のレ
ジスト膜だけが残り、ゲートバスライン上のレジスト膜
が除去されるようなパターンで露光を行い、ゲート電極
１０上にレジスト膜２０を形成する（図７（ａ））。こ
のレジスト膜２０をマスクとし、弗化アンモニウム系の
エッチング液によりＳｉＯ2 膜１８の露出部を選択的に
エッチング除去する。このレジスト膜２０を残したま
ま、ＰＨ3 を加えたＳｉＨ4 の雰囲気中において、プラ
ズマＣＶＤ法により、厚さ約５０ｎｍのｎ+ ａ−Ｓｉ膜
２２を形成し、続いて厚さ約１００ｎｍのＴｉ膜２４を
真空蒸着法にて形成する（図７（ｂ））。
【００２４】次にアセトンでレジスト膜２０を溶解し
て、ゲート電極１０上部のｎ+ ａ−Ｓｉ膜２２とＴｉ膜
２４をリフトオフする（図８（ａ））。次いで、ソース
電極とドレイン電極形成用のレジスト膜４８を形成し、
レジスト膜４８をマスクとしてＣＣｌ4 （９５％）＋Ｏ
2 （５％）混合ガス雰囲気中においてＲＩＥを行い（図
８（ｂ））、Ｔｉ膜２４、ｎ+ ａ−Ｓｉ膜２２及びａ−
Ｓｉ膜１６の露出部を除去することにより素子分離を行
い、ソース電極３８、ドレイン電極３６、及び動作半導
体層３０を形成する（図９（ａ））。本工程を実施した
後も、ゲート絶縁膜であるＡｌ2 Ｏ3 膜１２は画素部
に、Ｓｉ3 Ｎ4 膜１４は全面に残っている。
て、ゲート電極１０上部のｎ+ ａ−Ｓｉ膜２２とＴｉ膜
２４をリフトオフする（図８（ａ））。次いで、ソース
電極とドレイン電極形成用のレジスト膜４８を形成し、
レジスト膜４８をマスクとしてＣＣｌ4 （９５％）＋Ｏ
2 （５％）混合ガス雰囲気中においてＲＩＥを行い（図
８（ｂ））、Ｔｉ膜２４、ｎ+ ａ−Ｓｉ膜２２及びａ−
Ｓｉ膜１６の露出部を除去することにより素子分離を行
い、ソース電極３８、ドレイン電極３６、及び動作半導
体層３０を形成する（図９（ａ））。本工程を実施した
後も、ゲート絶縁膜であるＡｌ2 Ｏ3 膜１２は画素部
に、Ｓｉ3 Ｎ4 膜１４は全面に残っている。
【００２５】次いで、ドレイン電極と接続する、例えば
Ａｌ膜とＴｉ膜とを積層して厚さ約５００ｎｍのドレイ
ンバスライン５０を形成した後、保護膜としてのＳｉ3
Ｎ4膜４２を全面に成膜する。次に、ソース電極３８と
接続する画素電極を形成するために、レジストを全面に
塗布してパターニングしてレジスト膜５２を形成する
（図９（ｂ））。レジスト膜５２をマスクとしてＣＤＥ
により、ソース電極３８上及びその側部のＳｉ3Ｎ4 膜
４２、１４をエッチング除去する。次に、スパッタリン
グ法により画素電極を形成するためのＩＴＯ膜４４を全
面に形成する（図１０（ａ））。
Ａｌ膜とＴｉ膜とを積層して厚さ約５００ｎｍのドレイ
ンバスライン５０を形成した後、保護膜としてのＳｉ3
Ｎ4膜４２を全面に成膜する。次に、ソース電極３８と
接続する画素電極を形成するために、レジストを全面に
塗布してパターニングしてレジスト膜５２を形成する
（図９（ｂ））。レジスト膜５２をマスクとしてＣＤＥ
により、ソース電極３８上及びその側部のＳｉ3Ｎ4 膜
４２、１４をエッチング除去する。次に、スパッタリン
グ法により画素電極を形成するためのＩＴＯ膜４４を全
面に形成する（図１０（ａ））。
【００２６】次に、レジスト膜５２を除去して不要なＩ
ＴＯ膜４４をリフトオフし、薄膜トランジスタパネルが
完成する（図１０（ｂ））。また、図１１に示すように
薄膜トランジスタパネルのゲート端子部においても、レ
ジスト膜５２を用いてゲート端子５４上部のＡｌ2 Ｏ3
膜１２及びＳｉ3 Ｎ 4 膜１４をエッチングにより除去
し、次にＩＴＯ膜４４を全面に形成した後、レジスト膜
５２を除去して不要なＩＴＯ膜４４を除去することによ
り、ゲート端子５４上にＩＴＯ膜４４を形成させること
ができる。なお、ＩＴＯ膜４４下のゲート端子５４はゲ
ート電極１０と同時に形成され、Ａｌ膜の上層にＣｒ膜
が形成されている構造である。
ＴＯ膜４４をリフトオフし、薄膜トランジスタパネルが
完成する（図１０（ｂ））。また、図１１に示すように
薄膜トランジスタパネルのゲート端子部においても、レ
ジスト膜５２を用いてゲート端子５４上部のＡｌ2 Ｏ3
膜１２及びＳｉ3 Ｎ 4 膜１４をエッチングにより除去
し、次にＩＴＯ膜４４を全面に形成した後、レジスト膜
５２を除去して不要なＩＴＯ膜４４を除去することによ
り、ゲート端子５４上にＩＴＯ膜４４を形成させること
ができる。なお、ＩＴＯ膜４４下のゲート端子５４はゲ
ート電極１０と同時に形成され、Ａｌ膜の上層にＣｒ膜
が形成されている構造である。
【００２７】このように本実施例によれば、画素電極形
成時に、端子形成で必要な層間絶縁膜および最終保護絶
縁膜のエッチングを一回のフォトリソグラフィ工程で行
うことにより大幅なプロセスの簡略化が実現できると同
時に、ゲート端子をＩＴＯ等の酸化物にすることでコン
タクト抵抗等の信頼性を向上させることができ、また、
高精細パネルで必要とされるＡｌ電極配線の使用も可能
となる。
成時に、端子形成で必要な層間絶縁膜および最終保護絶
縁膜のエッチングを一回のフォトリソグラフィ工程で行
うことにより大幅なプロセスの簡略化が実現できると同
時に、ゲート端子をＩＴＯ等の酸化物にすることでコン
タクト抵抗等の信頼性を向上させることができ、また、
高精細パネルで必要とされるＡｌ電極配線の使用も可能
となる。
【００２８】本実施例においても、ゲート電極をＡｌの
上層部にＣｒを配置した二層配線構造とすることによ
り、アルミナをエッチングする際に用いるＨＦ＋ＨＮＯ
3 でエッチングされないゲート端子構造を得ることがで
き、従ってアルミナを全面に成膜することができる。ま
た、リフトオフに用いるレジスト膜の下地（Ｓｉ3 Ｎ4
膜４２）がサイドエッチングによりアンダーカットされ
るので（図１０（ａ）参照）リフトオフが容易になる。
上層部にＣｒを配置した二層配線構造とすることによ
り、アルミナをエッチングする際に用いるＨＦ＋ＨＮＯ
3 でエッチングされないゲート端子構造を得ることがで
き、従ってアルミナを全面に成膜することができる。ま
た、リフトオフに用いるレジスト膜の下地（Ｓｉ3 Ｎ4
膜４２）がサイドエッチングによりアンダーカットされ
るので（図１０（ａ）参照）リフトオフが容易になる。
【００２９】本発明は、上記実施例に限らず種々の変形
が可能である。例えば、上記実施例では動作半導体層に
ａ−Ｓｉ（アモルファスシリコン）膜を用いたが、多結
晶シリコン膜、ＣｄＳｅ膜その他の半導体膜を用いても
よい。また、Ｓｉ3 Ｎ4 膜１４を用いず、ゲート絶縁膜
のＡｌ2 Ｏ3 膜１２上にａ−Ｓｉ膜を成膜したり、或い
はチャネル保護膜にＳｉ3 Ｎ4 膜を用いてもよい。
が可能である。例えば、上記実施例では動作半導体層に
ａ−Ｓｉ（アモルファスシリコン）膜を用いたが、多結
晶シリコン膜、ＣｄＳｅ膜その他の半導体膜を用いても
よい。また、Ｓｉ3 Ｎ4 膜１４を用いず、ゲート絶縁膜
のＡｌ2 Ｏ3 膜１２上にａ−Ｓｉ膜を成膜したり、或い
はチャネル保護膜にＳｉ3 Ｎ4 膜を用いてもよい。
【００３０】
【発明の効果】以上の通り、本発明によれば、画素電極
形成時に問題となったＩＴＯとＡｌとの電池効果やＩＴ
ＯのエッチャントによるＡｌの浸食といった不良をなく
すことができる。さらに、ソース（バスラインを含む）
電極と画素電極の間に異物があるような場合に生じる短
絡を原因とした点欠陥や線欠陥を防止し、また従来使用
が困難であったＡｌ配線の使用を可能とすることにより
高性能かつ高信頼性であり、製造歩留りを向上させた薄
膜トランジスタパネルを提供することができる。
形成時に問題となったＩＴＯとＡｌとの電池効果やＩＴ
ＯのエッチャントによるＡｌの浸食といった不良をなく
すことができる。さらに、ソース（バスラインを含む）
電極と画素電極の間に異物があるような場合に生じる短
絡を原因とした点欠陥や線欠陥を防止し、また従来使用
が困難であったＡｌ配線の使用を可能とすることにより
高性能かつ高信頼性であり、製造歩留りを向上させた薄
膜トランジスタパネルを提供することができる。
【００３１】また、本発明によれば、画素電極形成用の
フォトリソグラフィ工程で形成したレジストパターンを
用いてゲート端子形成の絶縁膜エッチングが可能であ
り、かつリフトオフが容易となるためマスクを減少させ
てプロセスの簡略化を図ることができ、また、ＩＴＯ膜
をエッチングしないため、ソース電極等にＡｌ配線を使
用することができ、さらにゲート端子電極をＩＴＯ膜に
することができるためコンタクトの信頼性および製造歩
留まりを向上させることができる。
フォトリソグラフィ工程で形成したレジストパターンを
用いてゲート端子形成の絶縁膜エッチングが可能であ
り、かつリフトオフが容易となるためマスクを減少させ
てプロセスの簡略化を図ることができ、また、ＩＴＯ膜
をエッチングしないため、ソース電極等にＡｌ配線を使
用することができ、さらにゲート端子電極をＩＴＯ膜に
することができるためコンタクトの信頼性および製造歩
留まりを向上させることができる。
【図１】本発明の第１の実施例による薄膜トランジスタ
パネルの製造方法を説明する図（その１）である。
パネルの製造方法を説明する図（その１）である。
【図２】本発明の第１の実施例による薄膜トランジスタ
パネルの製造方法を説明する図（その２）である。
パネルの製造方法を説明する図（その２）である。
【図３】本発明の第１の実施例による薄膜トランジスタ
パネルの製造方法を説明する図（その３）である。
パネルの製造方法を説明する図（その３）である。
【図４】本発明の第１の実施例による薄膜トランジスタ
パネルの製造方法を説明する図（その４）である。
パネルの製造方法を説明する図（その４）である。
【図５】薄膜トランジスタパネルの平面図である。
【図６】本発明の第２の実施例による薄膜トランジスタ
パネルの製造方法を説明する図（その１）である。
パネルの製造方法を説明する図（その１）である。
【図７】本発明の第２の実施例による薄膜トランジスタ
パネルの製造方法を説明する図（その２）である。
パネルの製造方法を説明する図（その２）である。
【図８】本発明の第２の実施例による薄膜トランジスタ
パネルの製造方法を説明する図（その３）である。
パネルの製造方法を説明する図（その３）である。
【図９】本発明の第２の実施例による薄膜トランジスタ
パネルの製造方法を説明する図（その４）である。
パネルの製造方法を説明する図（その４）である。
【図１０】本発明の第２の実施例による薄膜トランジス
タパネルの製造方法を説明する図（その５）である。
タパネルの製造方法を説明する図（その５）である。
【図１１】本発明の第２の実施例による薄膜トランジス
タパネルの製造方法を説明する図（その６）である。
タパネルの製造方法を説明する図（その６）である。
２…ガラス基板 ４…Ａｌ膜 ６…Ｃｒ膜 ８…レジスト膜 １０…ゲート電極 １０ａ…Ａｌ膜 １０ｂ…Ｃｒ膜 １２…Ａｌ2 Ｏ3 膜 １４…Ｓｉ3 Ｎ4 膜 １６…ａ−Ｓｉ膜 １８…ＳｉＯ2 膜 ２０…レジスト膜 ２２…ｎ+ ａ−Ｓｉ膜 ２４…Ｔｉ膜 ２６…Ａｌ膜 ２８…レジスト膜 ３０…動作半導体層 ３６…ドレイン電極 ３８…ソース電極 ４０…酸化被膜 ４２…Ｓｉ3 Ｎ4 膜 ４４…ＩＴＯ膜 ４６…レジスト膜 ４８…レジスト膜 ５０…ドレインバスライン ５２…レジスト膜 ５４…ゲート端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (5)
- 【請求項１】 透明絶縁性基板上にゲートバスライン及
び前記ゲートバスラインに接続するゲート電極を形成
し、 前記透明絶縁性基板上部全面に層間絶縁膜を形成し、 前記層間絶縁膜上に動作半導体膜を形成し、 前記動作半導体膜上に、前記ゲートバスラインと交差す
るドレインバスライン及び前記ドレインバスラインに接
続するドレイン電極を形成し、同時に前記ゲート電極に
対して前記ドレイン電極と反対側の前記動作半導体膜上
にソース電極を形成することにより、 前記ゲートバスラインと前記ドレインバスラインの各交
差部近傍にマトリックス駆動用の薄膜トランジスタを配
設した薄膜トランジスタパネルの製造方法において、 前記ソース電極、前記ドレイン電極及び前記ドレインバ
スラインはＡｌを含む金属層で形成し、 前記ソース電極及び前記ドレイン電極の前記金属層表面
に酸化被膜を形成し、 前記ソース電極表面の前記酸化被膜を除去して、前記ソ
ース電極と画素電極とを接続させることを特徴とする薄
膜トランジスタパネルの製造方法。 - 【請求項２】 請求項１記載の薄膜トランジスタパネル
の製造方法において、 前記金属層表面に酸化被膜を形成した後、前記透明絶縁
性基板上部全面に保護膜を形成し、 前記ソース電極上部の前記保護膜にコンタクトホールを
開口して、前記コンタクトホール底部に露出した前記ソ
ース電極表面の前記酸化被膜を除去して画素電極とコン
タクトさせることを特徴とする薄膜トランジスタパネル
の製造方法。 - 【請求項３】 請求項１又は２記載の薄膜トランジスタ
パネルの製造方法において、 前記酸化被膜を陽極酸化法により形成することを特徴と
する薄膜トランジスタパネルの製造方法。 - 【請求項４】 透明絶縁性基板上にゲートバスライン及
び前記ゲートバスラインに接続するゲート電極を形成
し、 前記透明絶縁性基板上部全面に層間絶縁膜を形成し、 前記層間絶縁膜上に動作半導体膜を形成し、 前記動作半導体膜上に、前記ゲートバスラインと交差す
るドレインバスライン及び前記ドレインバスラインに接
続するドレイン電極を形成し、同時に前記ゲート電極に
対して前記ドレイン電極と反対側の前記動作半導体膜上
にソース電極を形成することにより、 前記ゲートバスラインと前記ドレインバスラインの各交
差部近傍にマトリックス駆動用の薄膜トランジスタを配
設した薄膜トランジスタパネルの製造方法において、 前記ソース電極及び前記ドレイン電極を形成した後、レ
ジストを塗布して画素電極の形成領域に開口を有するレ
ジスト膜をパターニングし、全面に前記画素電極形成用
の透明導電膜を形成し、 前記レジスト膜を除去することにより、不要な前記透明
導電膜をリフトオフして前記ソース電極と接続する前記
画素電極を形成することを特徴とする薄膜トランジスタ
パネルの製造方法。 - 【請求項５】 請求項４記載の薄膜トランジスタパネル
の製造方法において、前記ソース電極及び前記ドレイン
電極の電極材は、Ａｌ又はＡｌ合金、或いはＡｌを含む
二層以上の配線構造であることを特徴とする薄膜トラン
ジスタパネルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13047892A JPH05323373A (ja) | 1992-05-22 | 1992-05-22 | 薄膜トランジスタパネルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13047892A JPH05323373A (ja) | 1992-05-22 | 1992-05-22 | 薄膜トランジスタパネルの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05323373A true JPH05323373A (ja) | 1993-12-07 |
Family
ID=15035213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13047892A Withdrawn JPH05323373A (ja) | 1992-05-22 | 1992-05-22 | 薄膜トランジスタパネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05323373A (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09197433A (ja) * | 1995-12-30 | 1997-07-31 | Samsung Electron Co Ltd | 液晶表示装置の製造方法 |
| KR20010003763A (ko) * | 1999-06-25 | 2001-01-15 | 김영환 | 박막 트랜지스터 액정 표시소자의 제조방법 |
| JP2001257361A (ja) * | 1998-01-30 | 2001-09-21 | Samsung Electronics Co Ltd | 薄膜トランジスタの製造方法 |
| JP2001343659A (ja) * | 2000-06-02 | 2001-12-14 | Casio Comput Co Ltd | アクティブマトリクス型液晶表示パネルおよびその製造方法 |
| JP2004056153A (ja) * | 2002-07-19 | 2004-02-19 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
| KR100459682B1 (ko) * | 1995-12-29 | 2005-04-06 | 삼성전자주식회사 | 액정표시장치의박막트랜지스터및그제조방법 |
| JP2005515497A (ja) * | 2002-01-15 | 2005-05-26 | サムスン エレクトロニクス カンパニー リミテッド | 表示装置用配線及びその製造方法、その配線を含む薄膜トランジスタアレイ基板及びその製造方法 |
| KR100737641B1 (ko) * | 2001-05-07 | 2007-07-09 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정표시장치 제조방법 |
| JP2008010810A (ja) * | 2006-06-29 | 2008-01-17 | Lg Phillips Lcd Co Ltd | フラットパネルディスプレイに使用される薄膜トランジスタの製造方法 |
| US7323717B2 (en) | 1996-12-30 | 2008-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2008511999A (ja) * | 2004-09-01 | 2008-04-17 | ハネウェル・インターナショナル・インコーポレーテッド | アモルファスシリコン薄膜トランジスタ及びその製作方法 |
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