JPH0553329U - 位相ロックループ回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＶＣＯ変調特性が歪んでもループバンド（周
波数特性）がばらつくことのないＰＬＬ回路を提供す
る。 【構成】 基準発振源を入力した位相検波器１と演算増
幅器２と電圧制御発振器３と分周器４とで閉ループを形
成し、且つ、演算増幅器２の出力に接続した抵抗Ｒｂに
コンデンサＣａを介して可変抵抗Ｒを接続し、電圧制御
発振器３の制御電圧Ｖｐの変化に応じて演算増幅器２の
出力を可変してその利得Ｇａを制御し、電圧制御発振器
３の変調特性の歪みによるループバンド特性のばらつき
を補正する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は位相ロックループ（以下ＰＬＬと称す）回路に関し、詳しくはそのル ープバンドの電圧制御発振器（以下ＶＣＯと称す）の変調特性の歪みによるルー プバンドの周波数特性のばらつきを補正する手段に関するものである。

【０００２】

【従来の技術】

ＰＬＬのループバンドは、図２に示すように、位相検波器（１）と演算増幅器 （２）とＶＣＯ（３）と分周器（４）とで閉ループを形成する周波数特性を示し 、ＰＬＬは、位相検波器（１）に基準発振源（５）の出力を入力して、位相検波 器（１）にて基準発振源（５）とＶＣＯ（３）との位相差を検知し、位相検波器 （１）の位相差がゼロになる様にＶＣＯ（３）の制御電圧（Ｖｐ）をコントロー ルするものである。

【０００３】 上記ループバンド利得（Ｇ）の周波数特性は、ＰＬＬ回路の設計において位相 雑音やロックアップタイム等を決める重要な要因で、図３の（ａ）に示すように 、一定周波数から下がり始める低域濾波特性を示す。周波数特性は、利得からの 下降量（Ｇｏ）が３ｄＢになる周波数を（Ｆａ）とすると、

【０００４】 Ｆａ＝Ｋｐ・Ｋｖ・Ｇａ／Ｎ （但しＫｐ：位相検波器の利得、Ｋｖ：ＶＣＯ 変調特性の変化率（△Ｆｖ／△Ｖｐ）、Ｇａ：演算増幅器の利得、Ｎ：分周器の 倍率）で求められる。従って、図３（ｂ）の変調特性が点線の様にバラツクと、 図３（ａ）の様に周波数特性がばらつく。そこで、上記周波数（Ｆａ）を目安と して、それがＦａ1／Ｆａ2≦２の範囲に入るように各定数を設定し、ループバン ド特性を安定にして好適なＰＬＬ回路を設計している。尚、上記ループバンドの 総括的構成を図４に示すと、（１）は位相検波器、（２）は演算増幅器、（３） は電圧制御発振器ＶＣＯ、（４）は分周器、（５）は基準発振源で、演算増幅器 （２）の出力と電圧制御発振器ＶＣＯ（３）の間にトランジスタ（Ｑａ）（Ｑｂ ）のダーリントン接続からなるインピーダンス変換器（７）を挿入し、低インピ ーダンスである演算増幅器（２）の出力に抵抗（Ｒｃ）を接続することによって 高くなったインピーダンスを再び低くして、外来の雑音に対して対処している。

【０００５】

【考案が解決しようとする課題】

解決しようとする課題は、電圧制御発振器使用周波数が広帯域になると、図３ の（ｂ）の点線に示すように、制御電圧（Ｖｐ）の低い領域でＶＣＯ変調特性の 変化率（△Ｆｖ／△Ｖｐ）Ｋｖが大きく、且つ、制御電圧（Ｖｐ）の高い領域で Ｋｖが小さくなってＶＣＯ変調特性が直線から歪んでくるため、△Ｆｖ／△Ｖｐ が大きく変動してループバンド特性がばらつき、位相雑音やロックアップタイム がＶｐの低い所と高い所とで共に最適値とならない点である。

【０００６】

【課題を解決するための手段】

本考案は、位相検波器と演算増幅器と電圧制御発振器と分周器とで閉ループを 形成すると共に、上記位相検波器に基準発振源を入力したＰＬＬループにおいて 、上記演算増幅器出力に接続した抵抗にコンデンサを介して接続してなり、電圧 制御発振器の制御電圧に応じて抵抗値を変化する可変抵抗を具備したことを特徴 とする。

【０００７】 また、前記可変抵抗は、ピンダイオードと固定抵抗との直列接続回路で構成す ることを特徴とする。

【０００８】

【作用】

上記技術的手段によれば、電圧制御発振器の制御電圧の変化に応じて可変抵抗 （ピンダイオード）の抵抗値を変えることにより演算増幅器出力を可変してその 利得を制御し、電圧制御発振器の変調特性の歪みによるループバンド特性のばら つきを補正する。

【０００９】

【実施例】 本考案の実施例を図１を参照して以下に説明する。図２及び図４と同一部分に は同一参照符号を付してその説明を省略する。相違する点は、演算増幅器（２） の出力に接続した抵抗（Ｒｂ）に、電圧制御発振器ＶＣＯ（３）側に流れる直流 分を阻止すると共に、交流的には接続するコンデンサ（Ｃａ）を介し、電流増加 に応じて抵抗値が小さくなるピンダイオード（Ｒｄ）と一定の抵抗（Ｒａ）とか らなる可変抵抗（Ｒ）を接続して接地したことで、ピンダイオード（Ｒｄ）のア ノードとカソードとにそれぞれ抵抗（Ｒｎ）（Ｒｍ）を介して定電圧（Ｖａ＝２ ７Ｖ）と制御電圧（Ｖｐ）とを印加して、その抵抗値を制御電圧（Ｖｐ）に伴っ て可変する。

【００１０】 上記構成に基づき本考案の動作を次に説明する。まず、図３の（ｂ）に示すよ うに、制御電圧（Ｖｐ）が小さい周波数帯域では、ＶＣＯ変調特性の変化率（Ｋ ｖ＝△Ｆｖ／△Ｖｐ）が大きくなる一方、ピンダイオード（Ｒｄ）に大きな電流 が流れてその抵抗が小さくなる。そうすると、演算増幅器（２）の出力損失が大 きくなってその出力が下がり、利得（Ｇａ）｛（Ｒａ＋Ｒｄ）／（Ｒａ＋Ｒｄ＋ Ｒｂ）に比例する。｝が小さくなって上記周波数（Ｆａ＝Ｋｐ・Ｋｖ・Ｇａ／Ｎ ）（従来の技術参照）の変動が抑制される。逆に、制御電圧（Ｖｐ）が大きくな る周波数帯域では、ＶＣＯ変調特性の変化率（Ｋｖ）が小さくなる一方、ピンダ イオード（Ｒｄ）に小さな電流が流れてその抵抗が大きくなる。そうすると、演 算増幅器（２）の出力損失が小さくなってその出力が上がり、利得（Ｇａ）が大 きくなって同様に周波数（Ｆａ）の変動を抑制する。

【００１１】

【考案の効果】

本考案によれば、広帯域の電圧制御発振器ＶＣＯに代表される変調特性が歪ん でも、ＰＬＬループバンド特性が補正されて、高精度のＰＬＬ回路設計が容易に なる。

【図面の簡単な説明】

【図１】本考案に係るＰＬＬ回路の実施例を示す回路図
である。

【図２】ＰＬＬループのブロック図である。

【図３】（ａ）はＰＬＬループバンド周波数特性を示す
周波数−利得特性図である。（ｂ）はＶＣＯ変調特性を
示す制御電圧Ｖｐ−発振周波数Ｆｖ特性図である。

【図４】従来のＰＬＬ回路の一例を示すループバンドの
回路図である。

【符号の説明】

１ 位相検波器 ２ 演算増幅器 ３ 電圧制御発振器 ４ 分周器 ５ 基準発振源 Ｒｄ ピンダイオード（可変抵抗） Ｒ 可変抵抗

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 位相検波器と演算増幅器と電圧制御発振
   器と分周器とで閉ループを形成すると共に、上記位相検
   波器に基準発振源の出力を接続した位相ロックループ
   と、上記演算増幅器出力に接続した抵抗にコンデンサを
   介して接続してなり、電圧制御発振器の制御電圧に応じ
   て抵抗値を変化して、電圧制御発振器の変調特性の歪み
   による上記ループバンド特性のばらつきを補正する可変
   抵抗とを具備したことを特徴とする位相ロックループ回
   路。
2. 【請求項２】 前記可変抵抗が、ピンダイオードと固定
   抵抗との直列回路で構成されている請求項１記載の位相
   ロックループ回路。