JPH0553542A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0553542A JPH0553542A JP24048491A JP24048491A JPH0553542A JP H0553542 A JPH0553542 A JP H0553542A JP 24048491 A JP24048491 A JP 24048491A JP 24048491 A JP24048491 A JP 24048491A JP H0553542 A JPH0553542 A JP H0553542A
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- Japan
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- transistors
- semiconductor integrated
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 出力バッファ部の電流能力の測定に要する時
間を従来に比して短縮することができる半導体集積回路
を提供することを目的とする。 【構成】 制御回路１８と出力バッファ部を構成するト
ランジスタ２９〜３２との間にテスト回路２が設けられ
ている。テスト端子１に“Ｈ”が与えられると、トラン
ジスタ２９〜３２には制御信号Ｃ４が与えられる。この
制御信号Ｃ４が“Ｈ”のときにはＮｃｈトランジスタ３
１，３２がオン状態になり、この２つのトランジスタに
流れる電流の和を検出することができる。また、制御信
号Ｃ４が“Ｌ”のときにはＰｃｈトランジスタ２９，３
０がオン状態になり、この２つのトランジスタに流れる
電流の和を検出することができる。
間を従来に比して短縮することができる半導体集積回路
を提供することを目的とする。 【構成】 制御回路１８と出力バッファ部を構成するト
ランジスタ２９〜３２との間にテスト回路２が設けられ
ている。テスト端子１に“Ｈ”が与えられると、トラン
ジスタ２９〜３２には制御信号Ｃ４が与えられる。この
制御信号Ｃ４が“Ｈ”のときにはＮｃｈトランジスタ３
１，３２がオン状態になり、この２つのトランジスタに
流れる電流の和を検出することができる。また、制御信
号Ｃ４が“Ｌ”のときにはＰｃｈトランジスタ２９，３
０がオン状態になり、この２つのトランジスタに流れる
電流の和を検出することができる。
Description
【０００１】
【産業上の利用分野】本発明は、出力端子に接続された
出力バッファ部の電流能力を測定するモードを備えた半
導体集積回路に関し、特に出力端子の数が多い液晶駆動
用半導体集積回路に好適の半導体集積回路に関する。
出力バッファ部の電流能力を測定するモードを備えた半
導体集積回路に関し、特に出力端子の数が多い液晶駆動
用半導体集積回路に好適の半導体集積回路に関する。
【０００２】
【従来の技術】図４は従来の液晶駆動用半導体集積回路
の出力部を示す回路図である。
の出力部を示す回路図である。
【０００３】従来の液晶駆動用半導体集積回路（以下、
ＩＣともいう）の出力部は、電源端子２５〜２８と液晶
駆動用端子３３との間に夫々介装されたＰチャンネルト
ランジスタ（以下、Ｐｃｈトランジスタという）２９，
３０及びＮチャネルトランジスタ（以下、Ｎｃｈトラン
ジスタという）３１，３２により構成された出力バッフ
ァ部と、この出力バッファ部に与えるゲート信号Ｓ５〜
Ｓ８を生成する制御回路１８とにより構成されている。
ＩＣともいう）の出力部は、電源端子２５〜２８と液晶
駆動用端子３３との間に夫々介装されたＰチャンネルト
ランジスタ（以下、Ｐｃｈトランジスタという）２９，
３０及びＮチャネルトランジスタ（以下、Ｎｃｈトラン
ジスタという）３１，３２により構成された出力バッフ
ァ部と、この出力バッファ部に与えるゲート信号Ｓ５〜
Ｓ８を生成する制御回路１８とにより構成されている。
【０００４】制御回路１８は、インバータゲート１９，
２０、ＮＡＮＤゲート２１，２２及びＮＯＲゲート２
３，２４により構成されている。即ち、ＮＡＮＤゲート
２１の一方の入力端には制御信号Ｃ３が与えられ、他方
の入力端には制御信号Ｃ１がインバータゲート１９，２
０を介して与えられる。また、ＮＡＮＤゲート２２の一
方の入力端には制御信号Ｃ２が与えられ、他方の入力端
には制御信号Ｃ１がインバータゲート１９で反転されて
与えられる。更に、ＮＯＲゲート２３の一方の入力端に
は制御信号Ｃ２が与えられ、他方の入力端には制御信号
Ｃ１がインバータゲート１９，２０を介して与えられ
る。更にまた、ＮＯＲゲート２４の一方の入力端には制
御信号Ｃ３が与えられ、他方の入力端には制御信号Ｃ１
がインバータゲート１９で反転されて与えられる。
２０、ＮＡＮＤゲート２１，２２及びＮＯＲゲート２
３，２４により構成されている。即ち、ＮＡＮＤゲート
２１の一方の入力端には制御信号Ｃ３が与えられ、他方
の入力端には制御信号Ｃ１がインバータゲート１９，２
０を介して与えられる。また、ＮＡＮＤゲート２２の一
方の入力端には制御信号Ｃ２が与えられ、他方の入力端
には制御信号Ｃ１がインバータゲート１９で反転されて
与えられる。更に、ＮＯＲゲート２３の一方の入力端に
は制御信号Ｃ２が与えられ、他方の入力端には制御信号
Ｃ１がインバータゲート１９，２０を介して与えられ
る。更にまた、ＮＯＲゲート２４の一方の入力端には制
御信号Ｃ３が与えられ、他方の入力端には制御信号Ｃ１
がインバータゲート１９で反転されて与えられる。
【０００５】このように構成された出力部を備えた液晶
駆動用半導体集積回路において、液晶駆動用端子３３に
接続された出力バッファ部の電流能力を測定する場合
は、ＩＣ専用試験装置を使用して以下に示す方法により
行なう。即ち、ＩＣ専用試験装置の電源回路から電源端
子２５〜２８と液晶駆動用端子３３との間に所定の電圧
を印加する。一方、制御回路１８からゲート信号Ｓ５〜
Ｓ８を出力して、トランジスタ２９〜３２を順次オン状
態にする。そして、各トランジスタがオン状態のときの
電流をＩＣ専用試験装置により測定する。
駆動用半導体集積回路において、液晶駆動用端子３３に
接続された出力バッファ部の電流能力を測定する場合
は、ＩＣ専用試験装置を使用して以下に示す方法により
行なう。即ち、ＩＣ専用試験装置の電源回路から電源端
子２５〜２８と液晶駆動用端子３３との間に所定の電圧
を印加する。一方、制御回路１８からゲート信号Ｓ５〜
Ｓ８を出力して、トランジスタ２９〜３２を順次オン状
態にする。そして、各トランジスタがオン状態のときの
電流をＩＣ専用試験装置により測定する。
【０００６】図５は、出力バッファ部の電流能力測定時
における動作を示すタイミングチャート図である。例え
ば、制御信号Ｃ１が高電位（以下、“Ｈ”という）であ
り、制御信号Ｃ２，Ｃ３が低電位（以下、“Ｌ”とい
う）のとき（Ａ期間）は、トランジスタ３２がオン状態
になり、他のトランジスタ２９，３０，３１はオフ状態
になる。この状態において、ＩＣ専用試験装置から液晶
駆動用端子３３と電源端子２８との間に所定の電圧を印
加すると、Ｎｃｈトランジスタ３２に電流が流れる。こ
のときの電流値をＩＣ専用試験装置で検出することによ
り、トランジスタ３２の電流能力を測定することができ
る。
における動作を示すタイミングチャート図である。例え
ば、制御信号Ｃ１が高電位（以下、“Ｈ”という）であ
り、制御信号Ｃ２，Ｃ３が低電位（以下、“Ｌ”とい
う）のとき（Ａ期間）は、トランジスタ３２がオン状態
になり、他のトランジスタ２９，３０，３１はオフ状態
になる。この状態において、ＩＣ専用試験装置から液晶
駆動用端子３３と電源端子２８との間に所定の電圧を印
加すると、Ｎｃｈトランジスタ３２に電流が流れる。こ
のときの電流値をＩＣ専用試験装置で検出することによ
り、トランジスタ３２の電流能力を測定することができ
る。
【０００７】以下同様に、Ｂ期間、Ｃ期間及びＤ期間に
おいて、夫々トランジスタ２９，３０，３１の電流能力
の測定を行なう。これらの測定値に基づいて、出力バッ
ファ部の電流能力を知ることができる。
おいて、夫々トランジスタ２９，３０，３１の電流能力
の測定を行なう。これらの測定値に基づいて、出力バッ
ファ部の電流能力を知ることができる。
【０００８】ところで、上述した従来の液晶駆動用半導
体集積回路においては、出力バッファ部を構成するトラ
ンジスタ２９〜３２の電流能力を個別的に測定するた
め、出力バッファ部の電流能力を知るためには電流値の
測定が４回必要である。従って、液晶駆動用端子が約 1
60個ある一般的な液晶駆動用半導体集積回路の場合に
は、全ての出力バッファ部の電流能力の測定には 640回
（ 4×160 回）の電流値の測定が必要である。また、こ
の場合は、１回の電流値測定時間が 2msecであるとする
と、全ての出力バッファ部の電流能力を測定するのに要
する時間は1280msec（ 640×2 msec）である。
体集積回路においては、出力バッファ部を構成するトラ
ンジスタ２９〜３２の電流能力を個別的に測定するた
め、出力バッファ部の電流能力を知るためには電流値の
測定が４回必要である。従って、液晶駆動用端子が約 1
60個ある一般的な液晶駆動用半導体集積回路の場合に
は、全ての出力バッファ部の電流能力の測定には 640回
（ 4×160 回）の電流値の測定が必要である。また、こ
の場合は、１回の電流値測定時間が 2msecであるとする
と、全ての出力バッファ部の電流能力を測定するのに要
する時間は1280msec（ 640×2 msec）である。
【０００９】
【発明が解決しようとする課題】しかしながら、近時、
液晶画面表示の高性能化のために、液晶駆動用端子の増
加が要望されており、従来の液晶駆動用半導体集積回路
においては、液晶駆動用端子が増加した場合に、出力バ
ッファ部の電流能力の測定時間が長くなるという問題点
がある。例えば、今後は 300乃至500 個の液晶駆動用端
子を備えた液晶駆動用半導体集積回路が一般的になると
予測されるが、上述した構成の従来の半導体集積回路で
は、全ての液晶駆動用端子の出力バッファ部の電流能力
を測定するために膨大な測定時間が必要である。このた
め、液晶駆動用半導体集積回路の製造コストの上昇を招
来する。
液晶画面表示の高性能化のために、液晶駆動用端子の増
加が要望されており、従来の液晶駆動用半導体集積回路
においては、液晶駆動用端子が増加した場合に、出力バ
ッファ部の電流能力の測定時間が長くなるという問題点
がある。例えば、今後は 300乃至500 個の液晶駆動用端
子を備えた液晶駆動用半導体集積回路が一般的になると
予測されるが、上述した構成の従来の半導体集積回路で
は、全ての液晶駆動用端子の出力バッファ部の電流能力
を測定するために膨大な測定時間が必要である。このた
め、液晶駆動用半導体集積回路の製造コストの上昇を招
来する。
【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、出力バッファ部の電流能力の測定に要する
時間を短縮することができる半導体集積回路を提供する
ことを目的とする。
のであって、出力バッファ部の電流能力の測定に要する
時間を短縮することができる半導体集積回路を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】本発明に係る半導体集積
回路は、出力端子と、この出力端子に接続された複数の
トランジスタにより構成された出力バッファ部と、テス
ト信号に基づいて前記複数のトランジスタのうちの少な
くとも２つのトランジスタを同時に導通状態にすると共
に他のトランジスタを非導通状態にするテスト回路とを
有することを特徴とする。
回路は、出力端子と、この出力端子に接続された複数の
トランジスタにより構成された出力バッファ部と、テス
ト信号に基づいて前記複数のトランジスタのうちの少な
くとも２つのトランジスタを同時に導通状態にすると共
に他のトランジスタを非導通状態にするテスト回路とを
有することを特徴とする。
【００１２】
【作用】本発明においては、テスト信号に基づいて出力
バッファ部を構成する複数個のトランジスタのうちの少
なくとも２つのトランジスタを同時に導通状態にすると
共に他のトランジスタを非導通状態にするテスト回路を
備えている。つまり、従来はトランジスタを１個づつオ
ン状態にして測定するのに対し、本発明に係る半導体集
積回路においては、複数のトランジスタを同時にオン状
態にしてこれらのトランジスタの電流能力の和を測定す
る。これにより、出力バッファ部の電流能力の測定に要
する時間を従来に比して短縮することができる。
バッファ部を構成する複数個のトランジスタのうちの少
なくとも２つのトランジスタを同時に導通状態にすると
共に他のトランジスタを非導通状態にするテスト回路を
備えている。つまり、従来はトランジスタを１個づつオ
ン状態にして測定するのに対し、本発明に係る半導体集
積回路においては、複数のトランジスタを同時にオン状
態にしてこれらのトランジスタの電流能力の和を測定す
る。これにより、出力バッファ部の電流能力の測定に要
する時間を従来に比して短縮することができる。
【００１３】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１４】図１は本発明の実施例に係る液晶駆動用半
導体集積回路の出力部を示す回路図である。
導体集積回路の出力部を示す回路図である。
【００１５】本実施例が従来と異なる点は出力バッファ
部と制御回路１８との間にテスト回路２が設けられてい
ることにあり、その他の構成は基本的には従来と同様で
あるので、図１において図４と同一物には同一符号を付
してその詳しい説明は省略する。
部と制御回路１８との間にテスト回路２が設けられてい
ることにあり、その他の構成は基本的には従来と同様で
あるので、図１において図４と同一物には同一符号を付
してその詳しい説明は省略する。
【００１６】テスト回路２は、テスト信号Ｔが与えられ
るテスト端子１と、Ｎｃｈトランジスタからなるトラン
スファゲート３〜６，１３，１４と、インバータゲート
１１，１２とにより構成されている。即ち、トランスフ
ァゲート３〜６は、制御回路１８から出力されるゲート
信号Ｓ１〜Ｓ４を有効又は無効にするものであり、テス
ト端子１から入力されるテスト信号Ｔは、インバータ１
１で反転された後、これらのトランスファゲート３〜６
のゲートに与えられる。また、トランスファゲート１３
は、テスト信号Ｔに基づいて制御信号Ｃ４をトランジス
タ２９〜３２の各ゲートに共通に与えるようになってい
る。更に、トランスファゲート１４は、テスト信号Ｔに
基づいて制御信号Ｃ４を内部回路に伝達するようになっ
ている。
るテスト端子１と、Ｎｃｈトランジスタからなるトラン
スファゲート３〜６，１３，１４と、インバータゲート
１１，１２とにより構成されている。即ち、トランスフ
ァゲート３〜６は、制御回路１８から出力されるゲート
信号Ｓ１〜Ｓ４を有効又は無効にするものであり、テス
ト端子１から入力されるテスト信号Ｔは、インバータ１
１で反転された後、これらのトランスファゲート３〜６
のゲートに与えられる。また、トランスファゲート１３
は、テスト信号Ｔに基づいて制御信号Ｃ４をトランジス
タ２９〜３２の各ゲートに共通に与えるようになってい
る。更に、トランスファゲート１４は、テスト信号Ｔに
基づいて制御信号Ｃ４を内部回路に伝達するようになっ
ている。
【００１７】図２は、本実施例に係る液晶駆動用半導体
集積回路の出力バッファ部の電流能力の測定時の状態を
示す模式図である。ＩＣ専用試験装置３５は、被測定Ｉ
Ｃ３４の各液晶駆動用端子３３と電源端子２５〜２８と
の間に所定の電圧を与えることができるように接続され
る。また、被測定ＩＣ３４のテスト端子１には、テスト
信号Ｔが与えられる。
集積回路の出力バッファ部の電流能力の測定時の状態を
示す模式図である。ＩＣ専用試験装置３５は、被測定Ｉ
Ｃ３４の各液晶駆動用端子３３と電源端子２５〜２８と
の間に所定の電圧を与えることができるように接続され
る。また、被測定ＩＣ３４のテスト端子１には、テスト
信号Ｔが与えられる。
【００１８】図３は、本実施例に係る液晶駆動用半導体
集積回路の出力バッファ部の電流能力測定時における動
作を示すタイミングチャート図である。テスト端子１に
与えるテスト信号Ｔが“Ｌ”の場合は通常動作状態であ
り、トランスファゲート３〜６，１４はオン状態、トラ
ンスファゲート１３はオフ状態になる。従って、トラン
ジスタ２９〜３２は、制御回路１８から出力されるゲー
ト信号Ｓ１〜Ｓ４に基づいてオン状態又はオフ状態にな
る。この通常動作状態における動作は、基本的には従来
と同様である。
集積回路の出力バッファ部の電流能力測定時における動
作を示すタイミングチャート図である。テスト端子１に
与えるテスト信号Ｔが“Ｌ”の場合は通常動作状態であ
り、トランスファゲート３〜６，１４はオン状態、トラ
ンスファゲート１３はオフ状態になる。従って、トラン
ジスタ２９〜３２は、制御回路１８から出力されるゲー
ト信号Ｓ１〜Ｓ４に基づいてオン状態又はオフ状態にな
る。この通常動作状態における動作は、基本的には従来
と同様である。
【００１９】テスト信号Ｔが“Ｈ”の場合は、制御信号
Ｃ４がトランジスタ２９〜３２のゲートに入力される。
この制御信号Ｃ４が“Ｈ”のとき（Ａ期間）は、Ｐｃｈ
トランジスタ２９，３０はオフ状態、Ｎｃｈトランジス
タ３１，３２はオン状態になる。この状態でＩＣ専用試
験装置から液晶駆動用端子３３と電源端子２５，２６及
び電源端子２７，２８との間に所定の電圧を印加する
と、トランジスタ３１，３２には夫々電流ＩOL1 ，Ｉ
OL2 が流れるが、トランジスタ２９，３０には電流が流
れない。このトランジスタ３１，３２に流れる電流値の
和（ＩOL＝ＩOL1 ＋ＩOL2 ）をＩＣ専用試験装置で検出
することにより、Ｎｃｈトランジスタ３１，３２の電流
能力の和を測定することができる。
Ｃ４がトランジスタ２９〜３２のゲートに入力される。
この制御信号Ｃ４が“Ｈ”のとき（Ａ期間）は、Ｐｃｈ
トランジスタ２９，３０はオフ状態、Ｎｃｈトランジス
タ３１，３２はオン状態になる。この状態でＩＣ専用試
験装置から液晶駆動用端子３３と電源端子２５，２６及
び電源端子２７，２８との間に所定の電圧を印加する
と、トランジスタ３１，３２には夫々電流ＩOL1 ，Ｉ
OL2 が流れるが、トランジスタ２９，３０には電流が流
れない。このトランジスタ３１，３２に流れる電流値の
和（ＩOL＝ＩOL1 ＋ＩOL2 ）をＩＣ専用試験装置で検出
することにより、Ｎｃｈトランジスタ３１，３２の電流
能力の和を測定することができる。
【００２０】次に、制御信号Ｃ４が“Ｌ”のとき（Ｂ期
間）は、Ｐｃｈトランジスタ２９，３０がオン状態にな
り、Ｎｃｈトランジスタ３１，３２がオフ状態になる。
この状態のときにＩＣ専用試験装置から液晶駆動用端子
３３と電源端子２５，２６及び電源端子２７，２８との
間に所定の電圧を印加すると、トランジスタ２９，３０
には夫々電流ＩOH1 ，ＩOH2 が流れるが、トランジスタ
３１，３２には電流が流れない。この電流値の和（ＩOH
＝ＩOH1 ＋ＩOH2 ）をＩＣ専用試験装置で検出すること
により、Ｐｃｈトランジスタ２９，３０の電流能力の和
を測定することができる。
間）は、Ｐｃｈトランジスタ２９，３０がオン状態にな
り、Ｎｃｈトランジスタ３１，３２がオフ状態になる。
この状態のときにＩＣ専用試験装置から液晶駆動用端子
３３と電源端子２５，２６及び電源端子２７，２８との
間に所定の電圧を印加すると、トランジスタ２９，３０
には夫々電流ＩOH1 ，ＩOH2 が流れるが、トランジスタ
３１，３２には電流が流れない。この電流値の和（ＩOH
＝ＩOH1 ＋ＩOH2 ）をＩＣ専用試験装置で検出すること
により、Ｐｃｈトランジスタ２９，３０の電流能力の和
を測定することができる。
【００２１】このように、本実施例においては、電流値
の測定を２回行なうことにより１つの液晶駆動用端子の
出力バッファ部の電流能力の測定が終了する。従って、
液晶駆動用端子が 160個ある液晶駆動用半導体集積回路
では、全部の液晶駆動用端子の出力バッファ部の電流能
力の測定には電流値の測定を 320回行なえばよく、従来
の回路においては電流値の測定が 640回必要であるのに
対し、半分の測定回数で足りる。また、この場合に、１
回の測定時間を 2msecとすると、従来の回路では全ての
出力バッファ部の電流能力の測定が完了するのに1280ms
ecの時間が必要であるのに対して、本実施例においては
640msecで足りる。
の測定を２回行なうことにより１つの液晶駆動用端子の
出力バッファ部の電流能力の測定が終了する。従って、
液晶駆動用端子が 160個ある液晶駆動用半導体集積回路
では、全部の液晶駆動用端子の出力バッファ部の電流能
力の測定には電流値の測定を 320回行なえばよく、従来
の回路においては電流値の測定が 640回必要であるのに
対し、半分の測定回数で足りる。また、この場合に、１
回の測定時間を 2msecとすると、従来の回路では全ての
出力バッファ部の電流能力の測定が完了するのに1280ms
ecの時間が必要であるのに対して、本実施例においては
640msecで足りる。
【００２２】
【発明の効果】以上説明したように本発明によれば、テ
スト信号に基づいて複数のトランジスタのうちの少なく
とも２つのトランジスタを同時に導通状態にすると共に
他のトランジスタを非導通状態にするテスト回路が設け
られているから、出力バッファ部の電流能力の測定に要
する時間を従来に比して著しく短縮することができる。
このため、本発明は、液晶駆動用端子が多数設けられた
液晶駆動用半導体集積回路に極めて有用である。
スト信号に基づいて複数のトランジスタのうちの少なく
とも２つのトランジスタを同時に導通状態にすると共に
他のトランジスタを非導通状態にするテスト回路が設け
られているから、出力バッファ部の電流能力の測定に要
する時間を従来に比して著しく短縮することができる。
このため、本発明は、液晶駆動用端子が多数設けられた
液晶駆動用半導体集積回路に極めて有用である。
【図１】本発明の実施例に係る液晶駆動用半導体集積回
路の出力部を示す回路図である。
路の出力部を示す回路図である。
【図２】本発明の実施例に係る液晶駆動用半導体集積回
路とＩＣ専用試験装置との接続を示す模式図である。
路とＩＣ専用試験装置との接続を示す模式図である。
【図３】本発明の実施例に係る液晶駆動用半導体集積回
路の出力バッファ部の電流能力測定時における動作を示
すタイミングチャート図である。
路の出力バッファ部の電流能力測定時における動作を示
すタイミングチャート図である。
【図４】従来の液晶駆動用半導体集積回路の出力部を示
す回路図である。
す回路図である。
【図５】同じくその出力バッファ部の電流能力測定時に
おける動作を示すタイミングチャート図である。
おける動作を示すタイミングチャート図である。
【符号の説明】 １；テスト端子 ２；テスト回路 ３〜６，１３，１４；トランスファゲート １１，１２，１９，２０；インバータゲート １８；制御回路 ２１，２２；ＮＡＮＤゲート ２３，２４；ＮＯＲゲート ２５〜２８；電源端子 ２９〜３２；トランジスタ ３３；液晶駆動用端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０２Ｆ 1/136 ５００ 9018−2Ｋ
Claims (1)
- 【請求項１】 出力端子と、この出力端子に接続された
複数のトランジスタにより構成された出力バッファ部
と、テスト信号に基づいて前記複数のトランジスタのう
ちの少なくとも２つのトランジスタを同時に導通状態に
すると共に他のトランジスタを非導通状態にするテスト
回路とを有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24048491A JP3235132B2 (ja) | 1991-08-27 | 1991-08-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24048491A JP3235132B2 (ja) | 1991-08-27 | 1991-08-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0553542A true JPH0553542A (ja) | 1993-03-05 |
| JP3235132B2 JP3235132B2 (ja) | 2001-12-04 |
Family
ID=17060202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24048491A Expired - Fee Related JP3235132B2 (ja) | 1991-08-27 | 1991-08-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3235132B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949553A (en) * | 1995-12-28 | 1999-09-07 | Kabushiki Kaisha Toshiba | Image forming apparatus having remote maintenance function and method of remote maintenance |
| KR100450659B1 (ko) * | 1997-08-28 | 2004-11-26 | 삼성전자주식회사 | 박막트랜지스터 액정표시소자(tft lcd) 게이트 구동회로 및 이를 구비한 구동 집적회로(ic) |
| JP2012208037A (ja) * | 2011-03-30 | 2012-10-25 | Fujitsu Semiconductor Ltd | 半導体装置及び出力回路 |
-
1991
- 1991-08-27 JP JP24048491A patent/JP3235132B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949553A (en) * | 1995-12-28 | 1999-09-07 | Kabushiki Kaisha Toshiba | Image forming apparatus having remote maintenance function and method of remote maintenance |
| KR100450659B1 (ko) * | 1997-08-28 | 2004-11-26 | 삼성전자주식회사 | 박막트랜지스터 액정표시소자(tft lcd) 게이트 구동회로 및 이를 구비한 구동 집적회로(ic) |
| JP2012208037A (ja) * | 2011-03-30 | 2012-10-25 | Fujitsu Semiconductor Ltd | 半導体装置及び出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3235132B2 (ja) | 2001-12-04 |
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