JPH0553615A - プログラマブル・コントローラ - Google Patents
プログラマブル・コントローラInfo
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- JPH0553615A JPH0553615A JP21681091A JP21681091A JPH0553615A JP H0553615 A JPH0553615 A JP H0553615A JP 21681091 A JP21681091 A JP 21681091A JP 21681091 A JP21681091 A JP 21681091A JP H0553615 A JPH0553615 A JP H0553615A
- Authority
- JP
- Japan
- Prior art keywords
- action
- execution
- program
- memory
- transition
- Prior art date
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- Programmable Controllers (AREA)
Abstract
(57)【要約】
【目的】本発明の目的は、１スキャンの処理を高速に行
うプログラマブル・コントローラを提供することであ
る。 【構成】ＳＦＣ（Sequencial Functiont Chart）記述に
基づいてアクションの実行または非実行を設定して動作
するプログラマブル・コントローラ１において、記憶手
段２は、アクションの先頭から次のアクションまでの命
令数を設定されたアクション先頭データを記憶する。ア
ドレス移行手段３は、上記アクションが非実行に設定さ
れているときは記憶手段２に記憶されたアクション先頭
データの命令数をオフセットアドレスとして次のアクシ
ョンの先頭へ移行する。
うプログラマブル・コントローラを提供することであ
る。 【構成】ＳＦＣ（Sequencial Functiont Chart）記述に
基づいてアクションの実行または非実行を設定して動作
するプログラマブル・コントローラ１において、記憶手
段２は、アクションの先頭から次のアクションまでの命
令数を設定されたアクション先頭データを記憶する。ア
ドレス移行手段３は、上記アクションが非実行に設定さ
れているときは記憶手段２に記憶されたアクション先頭
データの命令数をオフセットアドレスとして次のアクシ
ョンの先頭へ移行する。
Description
【０００１】
【産業上の利用分野】本発明は、迅速な非実行処理を実
現するプログラマブル・コントローラに関する。
現するプログラマブル・コントローラに関する。
【０００２】
【従来の技術】従来より、プログラマブル・コントロー
ラ（以下、ＰＣと記載する）は、作業現場等における様
々な物量的情報（例えばベルトコンベアの出口を通過し
た製品が所定数量に達した、すなわち受口にある転送用
バケット等が一杯になった）、或いは論理的情報（例え
ば裁断機が稼動中であることを示しているときに危険領
域を走査するセンサが移動物を検出した）等に対応して
所定の出力制御（シーケンス制御）を行うようにプログ
ラミングできるようになっている。通常、工程の進行状
況、作業手順等の現場の態様は流動的なものである。こ
のため、作業現場のシーケンス制御の手順は、元来、初
めから仕様が決められるわけのものではなく、ＰＣの試
運転中であれ実際の運転中であれ、現場の実情に合わせ
て変更や修正を絶えず繰り返すことのよって決められて
行く。このためＰＣには、これらの変化に容易に対処で
きるように、必要な制御要素が全て内蔵され、それらの
制御要素を組み合せて１つの出力を決定する複数の処理
要素が予め設定されていて、現場では、ユーザプログラ
ムによって、その中からいずれか１つの処理を選択し実
行させることを繰り返し行って、シーケンス制御を行う
というものが多い。
ラ（以下、ＰＣと記載する）は、作業現場等における様
々な物量的情報（例えばベルトコンベアの出口を通過し
た製品が所定数量に達した、すなわち受口にある転送用
バケット等が一杯になった）、或いは論理的情報（例え
ば裁断機が稼動中であることを示しているときに危険領
域を走査するセンサが移動物を検出した）等に対応して
所定の出力制御（シーケンス制御）を行うようにプログ
ラミングできるようになっている。通常、工程の進行状
況、作業手順等の現場の態様は流動的なものである。こ
のため、作業現場のシーケンス制御の手順は、元来、初
めから仕様が決められるわけのものではなく、ＰＣの試
運転中であれ実際の運転中であれ、現場の実情に合わせ
て変更や修正を絶えず繰り返すことのよって決められて
行く。このためＰＣには、これらの変化に容易に対処で
きるように、必要な制御要素が全て内蔵され、それらの
制御要素を組み合せて１つの出力を決定する複数の処理
要素が予め設定されていて、現場では、ユーザプログラ
ムによって、その中からいずれか１つの処理を選択し実
行させることを繰り返し行って、シーケンス制御を行う
というものが多い。
【０００３】上記ＰＣのプログラミングの記述は、従来
コンピュータに関してはハードウエア、ソフトウエア共
に疎遠であった現場の人々が、抵抗なく且つ容易に制御
プログラムを構築できるようにするというＰＣ開発当初
からの目的に基づいて、通常は、コンピュータプログラ
ミングとは全く異なる記述形式を伴う。すなわち、ＰＣ
化以前に現場で用いられていた接点（リミットスイッ
チ）やコイル（リレー）のシンボルマークによる展開接
続図（リレー回路図）と同様のものが用いられる。ＰＣ
では、上記のように記述されたプログラムは機械語に翻
訳され、ワード単位のビット情報となって、ＲＡＭ等の
プログラム格納メモリにアドレス順に順次書き込まれ
る。ＰＣは、クロック信号でカウントされるアドレスカ
ウンタにより、上記プログラムをアドレス順に逐次読み
出し、デコーダで解析し、その解析された信号に基づい
てデータメモリから対応するデータを読み出し、論理演
算を行うということを繰り返して１個の出力信号を決定
する。その出力信号はデータメモリの出力データ領域に
書き込まれた後、出力部に読み出されてシーケンス制御
の出力信号となる。すなわち、これが従来のリレー回路
の最終出力と同じものとなる。そして、ＰＣは上記動作
を繰り返す。
コンピュータに関してはハードウエア、ソフトウエア共
に疎遠であった現場の人々が、抵抗なく且つ容易に制御
プログラムを構築できるようにするというＰＣ開発当初
からの目的に基づいて、通常は、コンピュータプログラ
ミングとは全く異なる記述形式を伴う。すなわち、ＰＣ
化以前に現場で用いられていた接点（リミットスイッ
チ）やコイル（リレー）のシンボルマークによる展開接
続図（リレー回路図）と同様のものが用いられる。ＰＣ
では、上記のように記述されたプログラムは機械語に翻
訳され、ワード単位のビット情報となって、ＲＡＭ等の
プログラム格納メモリにアドレス順に順次書き込まれ
る。ＰＣは、クロック信号でカウントされるアドレスカ
ウンタにより、上記プログラムをアドレス順に逐次読み
出し、デコーダで解析し、その解析された信号に基づい
てデータメモリから対応するデータを読み出し、論理演
算を行うということを繰り返して１個の出力信号を決定
する。その出力信号はデータメモリの出力データ領域に
書き込まれた後、出力部に読み出されてシーケンス制御
の出力信号となる。すなわち、これが従来のリレー回路
の最終出力と同じものとなる。そして、ＰＣは上記動作
を繰り返す。
【０００４】また、ＰＣのプログラム記述方法について
は、近年、ＳＦＣ（Sequencial Functiont Chart）とい
う国際規格（ＩＥＣ SC65A/WG6）の記述形式が知られて
いる。図９(a)は、このＳＦＣのプログラム記述の構成
概念図である。同図に示すように、プログラムは、ＳＴ
ＥＰと呼ばれる記述部とＴＲＡＮＳＩＴＩＯＮと呼ばれ
る記述部とがリンクによって接続され、交互にＳ０，Ｔ
Ｎ０，Ｓ１，ＴＮ１，Ｓ２，・・・と配列されている。
ＰＣは、ＴＲＡＮＳＩＴＩＯＮがオンであれば続くＳＴ
ＥＰを選択し、ＴＲＡＮＳＩＴＩＯＮがオフであれば続
くＳＴＥＰを非選択と判別する。
は、近年、ＳＦＣ（Sequencial Functiont Chart）とい
う国際規格（ＩＥＣ SC65A/WG6）の記述形式が知られて
いる。図９(a)は、このＳＦＣのプログラム記述の構成
概念図である。同図に示すように、プログラムは、ＳＴ
ＥＰと呼ばれる記述部とＴＲＡＮＳＩＴＩＯＮと呼ばれ
る記述部とがリンクによって接続され、交互にＳ０，Ｔ
Ｎ０，Ｓ１，ＴＮ１，Ｓ２，・・・と配列されている。
ＰＣは、ＴＲＡＮＳＩＴＩＯＮがオンであれば続くＳＴ
ＥＰを選択し、ＴＲＡＮＳＩＴＩＯＮがオフであれば続
くＳＴＥＰを非選択と判別する。
【０００５】同図(b) に、ＴＲＡＮＳＩＴＩＯＮ（ＴＮ
０，ＴＮ１）及びＳＴＥＰ（Ｓ０，Ｓ１，Ｓ２）のプロ
グラム記述例を示す。各ＴＲＡＮＳＩＴＩＯＮのオン／
オフは、各ＴＲＡＮＳＩＴＩＯＮプログラムの論理演算
の結果の出力値ＴＮ０，ＴＮ１により決定される。例え
ばＴＲＡＮＳＩＴＩＯＮ（Ａ）の出力値ＴＮ０がオンで
あれば、ＳＴＥＰ（Ｄ）が選択され、ＴＲＡＮＳＩＴＩ
ＯＮ（Ｂ）の出力値ＴＮ１がオフであれば、ＳＴＥＰ
（Ｅ）は非選択となる。１個のＳＴＥＰ内には、複数の
ＡＣＴＩＯＮがあり、１つのＡＣＴＩＯＮは、結果とし
て１つの出力又は命令語を伴う一連の論理演算を行う多
数の命令からなる。そして、ＡＣＴＩＯＮの先頭には、
そのステップ内のＡＣＴＩＯＮの実行タイミングを指示
するＡＣＴＩＯＮ−ＱＵＡＬＩＦＩＥＲＳが記述され
る。この指示によって、選択されたＡＣＴＩＯＮが実行
され、選択されないＡＣＴＩＯＮは非実行となる。
０，ＴＮ１）及びＳＴＥＰ（Ｓ０，Ｓ１，Ｓ２）のプロ
グラム記述例を示す。各ＴＲＡＮＳＩＴＩＯＮのオン／
オフは、各ＴＲＡＮＳＩＴＩＯＮプログラムの論理演算
の結果の出力値ＴＮ０，ＴＮ１により決定される。例え
ばＴＲＡＮＳＩＴＩＯＮ（Ａ）の出力値ＴＮ０がオンで
あれば、ＳＴＥＰ（Ｄ）が選択され、ＴＲＡＮＳＩＴＩ
ＯＮ（Ｂ）の出力値ＴＮ１がオフであれば、ＳＴＥＰ
（Ｅ）は非選択となる。１個のＳＴＥＰ内には、複数の
ＡＣＴＩＯＮがあり、１つのＡＣＴＩＯＮは、結果とし
て１つの出力又は命令語を伴う一連の論理演算を行う多
数の命令からなる。そして、ＡＣＴＩＯＮの先頭には、
そのステップ内のＡＣＴＩＯＮの実行タイミングを指示
するＡＣＴＩＯＮ−ＱＵＡＬＩＦＩＥＲＳが記述され
る。この指示によって、選択されたＡＣＴＩＯＮが実行
され、選択されないＡＣＴＩＯＮは非実行となる。
【０００６】図１０に、そのＡＣＴＩＯＮ−ＱＵＡＬＩ
ＦＩＥＲＳの記述例を示す。図１１は、上記のように記
述されたプログラムが機械語に翻訳されプログラム・メ
モリに格納された場合の配置を模式的に示したものであ
る。このようなＳＦＣ記述に基づくプログラムも、従来
同様にプログラム・メモリから逐次読み出されて演算が
実行される。同図において、ＰＣは、先ず、センサ等か
ら自動入力するオン／オフ・データ、またはスイッチ等
から手動入力するオン／オフ・データに基づいてＴＲＡ
ＮＳＩＴＩＯＮ詳細群のプログラムを実行し、上述のよ
うに各ＴＲＡＮＳＩＴＩＯＮのオン／オフ情報を出力す
る。次にＳＴＥＰ移行プログラム群を実行し、上記オン
／オフ情報に基づくＳＴＥＰ移行指示情報（選択情報）
を出力する。同図のＳＴＥＰ移行プログラム群の例で
は、ＴＲＡＮＳＩＴＩＯＮ（ＴＮ０）がオンであればＳ
ＴＥＰ（Ｓ０）からＳＴＥＰ（Ｓ１）へ、ＴＲＡＮＳＩ
ＴＩＯＮ（ＴＮ１）がオンであればＳＴＥＰ（Ｓ１）か
らＳＴＥＰ（Ｓ２）へと移行指示が出力される。続いて
ＡＣＴＩＯＮ−ＱＵＡＬＩＦＩＥＲＳプログラム群を実
行し、各ＡＣＴＩＯＮの実行タイミング出力する。この
実行タイミングと上記移行指示とに基づいて、ＡＣＴＩ
ＯＮ詳細群のプログラム（Ｃ），（Ｄ），（Ｅ）・・・
を順次読み出しては実行、又は非実行として処理し、Ａ
ＣＴＩＯＮ詳細群の終点に到る。ここから、再びＴＲＡ
ＮＳＩＴＩＯＮ詳細群のプログラムに戻り、入力される
データ（情報）に基づいて各ＴＲＡＮＳＩＴＩＯＮのオ
ン／オフ情報を出力する演算を行うということを繰り返
す。
ＦＩＥＲＳの記述例を示す。図１１は、上記のように記
述されたプログラムが機械語に翻訳されプログラム・メ
モリに格納された場合の配置を模式的に示したものであ
る。このようなＳＦＣ記述に基づくプログラムも、従来
同様にプログラム・メモリから逐次読み出されて演算が
実行される。同図において、ＰＣは、先ず、センサ等か
ら自動入力するオン／オフ・データ、またはスイッチ等
から手動入力するオン／オフ・データに基づいてＴＲＡ
ＮＳＩＴＩＯＮ詳細群のプログラムを実行し、上述のよ
うに各ＴＲＡＮＳＩＴＩＯＮのオン／オフ情報を出力す
る。次にＳＴＥＰ移行プログラム群を実行し、上記オン
／オフ情報に基づくＳＴＥＰ移行指示情報（選択情報）
を出力する。同図のＳＴＥＰ移行プログラム群の例で
は、ＴＲＡＮＳＩＴＩＯＮ（ＴＮ０）がオンであればＳ
ＴＥＰ（Ｓ０）からＳＴＥＰ（Ｓ１）へ、ＴＲＡＮＳＩ
ＴＩＯＮ（ＴＮ１）がオンであればＳＴＥＰ（Ｓ１）か
らＳＴＥＰ（Ｓ２）へと移行指示が出力される。続いて
ＡＣＴＩＯＮ−ＱＵＡＬＩＦＩＥＲＳプログラム群を実
行し、各ＡＣＴＩＯＮの実行タイミング出力する。この
実行タイミングと上記移行指示とに基づいて、ＡＣＴＩ
ＯＮ詳細群のプログラム（Ｃ），（Ｄ），（Ｅ）・・・
を順次読み出しては実行、又は非実行として処理し、Ａ
ＣＴＩＯＮ詳細群の終点に到る。ここから、再びＴＲＡ
ＮＳＩＴＩＯＮ詳細群のプログラムに戻り、入力される
データ（情報）に基づいて各ＴＲＡＮＳＩＴＩＯＮのオ
ン／オフ情報を出力する演算を行うということを繰り返
す。
【０００７】一般に上記１巡の処理を１スキャンとい
う。ＰＣの演算処理に標準的な汎用マイクロプロセッサ
を用いた場合、各アクション（ＡＣＴＩＯＮ）の実行、
非実行に要する時間はほぼ同時間とみて大きな違いはな
い。これは、非実行の場合もそのプログラムを順次読み
出して、演算によりそのプログラムが非実行であること
を判断しているためである。したがって、１スキャンに
要する時間はほぼ一定とみてよく、例えば、１スキャン
のプログラムメモリ内に５０個のアクションが存在し、
１アクション内に平均１００個の命令が存在するとし、
実行、非実行に要する時間をＴとし、ＴＲＡＮＳＩＴＩ
ＯＮ詳細群、ＳＴＥＰ移行プログラム群、及びＡＣＴＩ
ＯＮ−ＱＵＡＬＩＦＩＥＲＳプログラム群の演算処理時
間を合計してＫとすれば、１スキャンに要する時間は１
００Ｔ×５０＋Ｋで表すことができる。
う。ＰＣの演算処理に標準的な汎用マイクロプロセッサ
を用いた場合、各アクション（ＡＣＴＩＯＮ）の実行、
非実行に要する時間はほぼ同時間とみて大きな違いはな
い。これは、非実行の場合もそのプログラムを順次読み
出して、演算によりそのプログラムが非実行であること
を判断しているためである。したがって、１スキャンに
要する時間はほぼ一定とみてよく、例えば、１スキャン
のプログラムメモリ内に５０個のアクションが存在し、
１アクション内に平均１００個の命令が存在するとし、
実行、非実行に要する時間をＴとし、ＴＲＡＮＳＩＴＩ
ＯＮ詳細群、ＳＴＥＰ移行プログラム群、及びＡＣＴＩ
ＯＮ−ＱＵＡＬＩＦＩＥＲＳプログラム群の演算処理時
間を合計してＫとすれば、１スキャンに要する時間は１
００Ｔ×５０＋Ｋで表すことができる。
【０００８】このように、ＰＣは、１スキャン毎にトラ
ンジション（ＴＲＡＮＳＩＴＩＯＮ）で選択されたステ
ップ（ＳＴＥＰ）のＡＣＴＩＯＮ−ＱＵＡＬＩＦＩＥＲ
Ｓで選択されたアクションを実行する。そして、現在発
生した入力情報に基づいて予め設定された多数の制御条
件の中から適応する制御を行うというシーケンス制御の
性質上、上記１スキャンで選択されるアクションは、多
数用意されている中の１乃至数個のアクションであり、
残る他の多くのアクションは選択されず非実行となる。
ンジション（ＴＲＡＮＳＩＴＩＯＮ）で選択されたステ
ップ（ＳＴＥＰ）のＡＣＴＩＯＮ−ＱＵＡＬＩＦＩＥＲ
Ｓで選択されたアクションを実行する。そして、現在発
生した入力情報に基づいて予め設定された多数の制御条
件の中から適応する制御を行うというシーケンス制御の
性質上、上記１スキャンで選択されるアクションは、多
数用意されている中の１乃至数個のアクションであり、
残る他の多くのアクションは選択されず非実行となる。
【０００９】
【発明が解決しようとする課題】ところで、ＰＣが、い
ま１スキャンで１つのアクションのみを選択したたとす
れば、ＰＣが制御実行のために実効ある演算に費やした
時間は１００×Ｔ（１アクションの演算時間）＋Ｋであ
り、１スキャン中の残りの時間１００×Ｔ×４９は制御
に直接関係が無く無駄な時間となって問題が残る。
ま１スキャンで１つのアクションのみを選択したたとす
れば、ＰＣが制御実行のために実効ある演算に費やした
時間は１００×Ｔ（１アクションの演算時間）＋Ｋであ
り、１スキャン中の残りの時間１００×Ｔ×４９は制御
に直接関係が無く無駄な時間となって問題が残る。
【００１０】近年、ＰＣで制御する現場の状態は従来の
ように単純ではなく、自動化に応じて制御する条件も多
種多様となり、その分１スキャンに用意すべきアクショ
ンも増加する必要があるが、上述したように、１スキャ
ンに要する時間がアクションの実行、非実行に係わりな
く一定であるので、アクションを増加すれば１スキャン
の時間も増加し、必要な制御出力のタイミングが時間的
に適応できない恐れがでてくる。また、制御条件が同じ
であっても、自動化などによって現場の作業スピードが
向上すれば、やはり制御出力が時間的に間に合わない恐
れが出てくる。
ように単純ではなく、自動化に応じて制御する条件も多
種多様となり、その分１スキャンに用意すべきアクショ
ンも増加する必要があるが、上述したように、１スキャ
ンに要する時間がアクションの実行、非実行に係わりな
く一定であるので、アクションを増加すれば１スキャン
の時間も増加し、必要な制御出力のタイミングが時間的
に適応できない恐れがでてくる。また、制御条件が同じ
であっても、自動化などによって現場の作業スピードが
向上すれば、やはり制御出力が時間的に間に合わない恐
れが出てくる。
【００１１】本発明の目的は、実行するプログラムのみ
をメモリから読み出し非実行のプログラムはメモリから
読み出さないようにして、１スキャンの処理を高速に行
うプログラマブル・コントローラを提供することであ
る。
をメモリから読み出し非実行のプログラムはメモリから
読み出さないようにして、１スキャンの処理を高速に行
うプログラマブル・コントローラを提供することであ
る。
【００１２】
【課題を解決するための手段】図１は、本発明のブロッ
ク図である。本発明は、ＳＦＣ（Sequencial Functiont
Chart）記述に基づいてアクションの実行または非実行
を設定して動作するプログラマブル・コントローラ１に
適用される。
ク図である。本発明は、ＳＦＣ（Sequencial Functiont
Chart）記述に基づいてアクションの実行または非実行
を設定して動作するプログラマブル・コントローラ１に
適用される。
【００１３】記憶手段２は、アクションの先頭から次の
アクションまでの命令数を設定されたアクション先頭デ
ータを記憶する。同手段２は、例えば、ＲＡＭ(Random
Access Memory)等からなる。
アクションまでの命令数を設定されたアクション先頭デ
ータを記憶する。同手段２は、例えば、ＲＡＭ(Random
Access Memory)等からなる。
【００１４】アドレス移行手段３は、上記アクションが
非実行に設定されているときは記憶手段２に記憶された
アクション先頭データの命令数をオフセットアドレスと
して次のアクションの先頭へ移行する。同手段３は、例
えば、汎用プロセッサ等からなる。
非実行に設定されているときは記憶手段２に記憶された
アクション先頭データの命令数をオフセットアドレスと
して次のアクションの先頭へ移行する。同手段３は、例
えば、汎用プロセッサ等からなる。
【００１５】
【作用】本発明では、アドレス移行手段３が、非実行に
設定されているアクションの、アクション先頭データに
記憶されたアクションの先頭から次のアクションまでの
命令数をオフセットアドレスとして、次のアクションの
先頭へ移行する。
設定されているアクションの、アクション先頭データに
記憶されたアクションの先頭から次のアクションまでの
命令数をオフセットアドレスとして、次のアクションの
先頭へ移行する。
【００１６】したがって、非実行のプログラムをメモリ
から読み出すことがなくなり、１スキャンの処理を高速
に行うことができるようになる。
から読み出すことがなくなり、１スキャンの処理を高速
に行うことができるようになる。
【００１７】
【実施例】以下、図２〜図８を参照しながら本発明の実
施例について詳細に述べる。本実施例の構成において
は、ＰＣ内に、移行条件記録メモリ２２、ステップＯＮ
／ＯＦＦ記録メモリ３２、及びＡＣＴＩＯＮ実行／非実
行記録メモリ５２が設けられる。
施例について詳細に述べる。本実施例の構成において
は、ＰＣ内に、移行条件記録メモリ２２、ステップＯＮ
／ＯＦＦ記録メモリ３２、及びＡＣＴＩＯＮ実行／非実
行記録メモリ５２が設けられる。
【００１８】図２に、上記移行条件メモリ２２を示す。
同図において、特には図示しないＰＣの汎用プロセッサ
は、プログラム・メモリに格納されたトランジション詳
細群２１を順次演算し、その演算結果として出力した各
トランジションのオン／オフ・データ、すなわち「０」
または「１」となっているビット・データを、移行条件
メモリ２２に順次書き込む。
同図において、特には図示しないＰＣの汎用プロセッサ
は、プログラム・メモリに格納されたトランジション詳
細群２１を順次演算し、その演算結果として出力した各
トランジションのオン／オフ・データ、すなわち「０」
または「１」となっているビット・データを、移行条件
メモリ２２に順次書き込む。
【００１９】図３には、ステップＯＮ／ＯＦＦ記録メモ
リ３２を示す。汎用プロセッサは、プログラム・メモリ
に格納されたステップ移行プログラム群３１を、上記移
行条件メモリ２２に書き込まれた各トランジションのオ
ン／オフ・データに基づいて順次演算し、その演算結果
として出力した各ステップ移行プログラムのオン／オフ
・データをステップＯＮ／ＯＦＦ記録メモリ３２に順次
書き込む。
リ３２を示す。汎用プロセッサは、プログラム・メモリ
に格納されたステップ移行プログラム群３１を、上記移
行条件メモリ２２に書き込まれた各トランジションのオ
ン／オフ・データに基づいて順次演算し、その演算結果
として出力した各ステップ移行プログラムのオン／オフ
・データをステップＯＮ／ＯＦＦ記録メモリ３２に順次
書き込む。
【００２０】図４は、上記移行条件記録メモリ２２及び
ステップＯＮ／ＯＦＦ記録メモリ３２と、ＳＦＣ記述４
１との関係を示したものである。同図に示すように、Ｓ
ＦＣ記述４１においては、演算が記述の流れに従って順
次行われて、その演算結果が逐次出力されるように記述
されるが、実際のプログラムにおいては、先ず、移行条
件演算がまとめて行われて、その結果が移行条件記録メ
モリ２２に書き込まれる。そして、次にステップ・オン
／オフ条件がまとめて演算され、その演算結果がステッ
プＯＮ／ＯＦＦ記録メモリ３２に書き込まれる。
ステップＯＮ／ＯＦＦ記録メモリ３２と、ＳＦＣ記述４
１との関係を示したものである。同図に示すように、Ｓ
ＦＣ記述４１においては、演算が記述の流れに従って順
次行われて、その演算結果が逐次出力されるように記述
されるが、実際のプログラムにおいては、先ず、移行条
件演算がまとめて行われて、その結果が移行条件記録メ
モリ２２に書き込まれる。そして、次にステップ・オン
／オフ条件がまとめて演算され、その演算結果がステッ
プＯＮ／ＯＦＦ記録メモリ３２に書き込まれる。
【００２１】図５に、ＡＣＴＩＯＮ実行／非実行記録メ
モリ５２を示す。汎用プロセッサは、プログラム・メモ
リに格納されたアクション・クォリファイア・プログラ
ム群５１を、上記ステップＯＮ／ＯＦＦ記録メモリ３２
に書き込まれたステップ・オン／オフ条件に基づいて順
次演算し、その演算結果として出力した各アクション・
クォリファイアのオン／オフ・データを、ＡＣＴＩＯＮ
実行／非実行記録メモリ５２に順次書き込む。
モリ５２を示す。汎用プロセッサは、プログラム・メモ
リに格納されたアクション・クォリファイア・プログラ
ム群５１を、上記ステップＯＮ／ＯＦＦ記録メモリ３２
に書き込まれたステップ・オン／オフ条件に基づいて順
次演算し、その演算結果として出力した各アクション・
クォリファイアのオン／オフ・データを、ＡＣＴＩＯＮ
実行／非実行記録メモリ５２に順次書き込む。
【００２２】図６は、上述の移行条件記録メモリ２２、
ステップＯＮ／ＯＦＦ記録メモリ３２及びＡＣＴＩＯＮ
実行／非実行記録メモリ５２と、ＳＦＣ記述４１′との
関係を示したものである。
ステップＯＮ／ＯＦＦ記録メモリ３２及びＡＣＴＩＯＮ
実行／非実行記録メモリ５２と、ＳＦＣ記述４１′との
関係を示したものである。
【００２３】このようにして、プログラム・メモリの後
尾に一括して格納されているＡＣＴＩＯＮ詳細群のアク
ション・プログラムの実行／非実行が選択されるように
なっている。
尾に一括して格納されているＡＣＴＩＯＮ詳細群のアク
ション・プログラムの実行／非実行が選択されるように
なっている。
【００２４】図７に、本発明の特徴である各アクション
の先頭に配置されるアクション先頭データの構成を示
す。同図に示すように、アクション先頭データは、これ
がアクションの先頭であることを示すヘッダー部と命令
部からなるセクション７１及び次のアクション先頭デー
タまでの命令数を示すオペランド部７２で構成される。
の先頭に配置されるアクション先頭データの構成を示
す。同図に示すように、アクション先頭データは、これ
がアクションの先頭であることを示すヘッダー部と命令
部からなるセクション７１及び次のアクション先頭デー
タまでの命令数を示すオペランド部７２で構成される。
【００２５】上記構成において、汎用プロセッサによる
プログラム・メモリに格納されたアクション詳細群の処
理の動作を、図８に示すフローチャートを用いて説明す
る。この処理は、上述したプログラム・メモリに格納さ
れたトランジション詳細群２１、ステップ移行プログラ
ム群３１、及びアクション・クォリファイア・プログラ
ム群５１を順次演算処理して、その演算結果の出力を、
それぞれの出力に対応する図６に示す各メモリ領域に書
き込んだ後、各アクション毎に順次開始される。
プログラム・メモリに格納されたアクション詳細群の処
理の動作を、図８に示すフローチャートを用いて説明す
る。この処理は、上述したプログラム・メモリに格納さ
れたトランジション詳細群２１、ステップ移行プログラ
ム群３１、及びアクション・クォリファイア・プログラ
ム群５１を順次演算処理して、その演算結果の出力を、
それぞれの出力に対応する図６に示す各メモリ領域に書
き込んだ後、各アクション毎に順次開始される。
【００２６】図８のフローチャートにおいて、汎用プロ
セッサは、アクション先頭データを読み出すと共に、Ａ
ＣＴＩＯＮ実行／非実行記録メモリ５２から、いま読み
出した先頭データのアクションに対応する実行指示ビッ
ト情報（オン／オフ情報）を読み出し、その読み出した
ビット情報がオンとなっているか否か判別する（ステッ
プＳ８１）。これにより、ＡＣＴＩＯＮ実行／非実行記
録メモリ５２のビット情報に基づいて、いま読み出した
先頭データのアクションが実行するものであるか又は非
実行となるものであるかが決定される。
セッサは、アクション先頭データを読み出すと共に、Ａ
ＣＴＩＯＮ実行／非実行記録メモリ５２から、いま読み
出した先頭データのアクションに対応する実行指示ビッ
ト情報（オン／オフ情報）を読み出し、その読み出した
ビット情報がオンとなっているか否か判別する（ステッ
プＳ８１）。これにより、ＡＣＴＩＯＮ実行／非実行記
録メモリ５２のビット情報に基づいて、いま読み出した
先頭データのアクションが実行するものであるか又は非
実行となるものであるかが決定される。
【００２７】そして、ビット情報がオンとなっていれ
ば、いま読み出したアクション先頭データに続くアクシ
ョン命令を実行して処理を終わる（ステップＳ８２）。
これにより、上記トランジション詳細群２１からアクシ
ョン・クォリファイア・プログラム群５１までの演算処
理で実行が決定されているアクションの演算が実行され
る。
ば、いま読み出したアクション先頭データに続くアクシ
ョン命令を実行して処理を終わる（ステップＳ８２）。
これにより、上記トランジション詳細群２１からアクシ
ョン・クォリファイア・プログラム群５１までの演算処
理で実行が決定されているアクションの演算が実行され
る。
【００２８】一方、上記ステップＳ８１で、ビット情報
がオフとなっていれば、いま読み出した先頭データのオ
ペランド部７２により示される数を、現在のアドレス・
データに加算して次のアドレス・データを作成し、その
アドレスに移行して処理を終わる（ステップＳ８３）。
これにより、上記トランジション詳細群２１からアクシ
ョン・クォリファイア・プログラム群５１までの演算処
理で非実行とされたアクションは、プログラム格納メモ
リから読み出されることなく、直ちに次のアクションの
実行／非実行の判別が行われる。
がオフとなっていれば、いま読み出した先頭データのオ
ペランド部７２により示される数を、現在のアドレス・
データに加算して次のアドレス・データを作成し、その
アドレスに移行して処理を終わる（ステップＳ８３）。
これにより、上記トランジション詳細群２１からアクシ
ョン・クォリファイア・プログラム群５１までの演算処
理で非実行とされたアクションは、プログラム格納メモ
リから読み出されることなく、直ちに次のアクションの
実行／非実行の判別が行われる。
【００２９】上述したように、本実施例では、図８のス
テップＳ８１、Ｓ８２又はＳ８３の処理が、アクション
毎に繰り返され、非実行となっているアクションは、プ
ログラム格納メモリから読み出されることがなく、直ち
に次のアクションに処理が移行する。したがって、例え
ば１スキャンで実行されるアクションが１個のみの場
合、例えばプログラム格納メモリ内に５０個のアクショ
ン・プログラムが存在し、１つのアクション・プログラ
ムが平均１００個の命令からなるものとすれば、命令の
実行又はアクションの移行に要する時間をＴとし、トラ
ンジション詳細群からアクション・クォリファイア・プ
ログラム群までの演算処理時間をＫとして、１スキャン
に要する時間は「１００（実行）×Ｔ＋４９（移行）×
Ｔ＋Ｋ」すなわち「１４９Ｔ＋Ｋ」で表すことができ
る。これを、従来通りに、非実行のアクションも順次命
令を読み出してＮＯＰ(Non Operation) 処理を行った場
合「１００（実行）×Ｔ＋１００（ＮＯＰ）×Ｔ×４９
＋Ｋ」すなわち「５０００Ｔ＋Ｋ」となるのに比較し
て、「（５０００Ｔ＋Ｋ）−（１４９Ｔ＋Ｋ）」すなわ
ち「４８５１Ｔ」もの時間が短縮される。
テップＳ８１、Ｓ８２又はＳ８３の処理が、アクション
毎に繰り返され、非実行となっているアクションは、プ
ログラム格納メモリから読み出されることがなく、直ち
に次のアクションに処理が移行する。したがって、例え
ば１スキャンで実行されるアクションが１個のみの場
合、例えばプログラム格納メモリ内に５０個のアクショ
ン・プログラムが存在し、１つのアクション・プログラ
ムが平均１００個の命令からなるものとすれば、命令の
実行又はアクションの移行に要する時間をＴとし、トラ
ンジション詳細群からアクション・クォリファイア・プ
ログラム群までの演算処理時間をＫとして、１スキャン
に要する時間は「１００（実行）×Ｔ＋４９（移行）×
Ｔ＋Ｋ」すなわち「１４９Ｔ＋Ｋ」で表すことができ
る。これを、従来通りに、非実行のアクションも順次命
令を読み出してＮＯＰ(Non Operation) 処理を行った場
合「１００（実行）×Ｔ＋１００（ＮＯＰ）×Ｔ×４９
＋Ｋ」すなわち「５０００Ｔ＋Ｋ」となるのに比較し
て、「（５０００Ｔ＋Ｋ）−（１４９Ｔ＋Ｋ）」すなわ
ち「４８５１Ｔ」もの時間が短縮される。
【００３０】
【発明の効果】本発明によれば、実行するプログラムの
みをメモリから読み出し非実行のプログラムはメモリか
ら読み出さないようにできるので、１スキャンの処理を
高速に行うことが可能となる。したがって、アクション
の数を増加しても処理時間が長くなることがなく、より
複雑な制御を構築することができる。また、作業スピー
ドの向上にも十分追随できる。さらに、短縮された時間
を利用して、汎用プロセッサに、割り込みにより制御の
演算処理以外の処理をさせることもでき、多様な制御方
式を構成することが可能となる。
みをメモリから読み出し非実行のプログラムはメモリか
ら読み出さないようにできるので、１スキャンの処理を
高速に行うことが可能となる。したがって、アクション
の数を増加しても処理時間が長くなることがなく、より
複雑な制御を構築することができる。また、作業スピー
ドの向上にも十分追随できる。さらに、短縮された時間
を利用して、汎用プロセッサに、割り込みにより制御の
演算処理以外の処理をさせることもでき、多様な制御方
式を構成することが可能となる。
【図１】本発明のブロック図である。
【図２】移行条件記録メモリを説明する図である。
【図３】ステップＯＮ／ＯＦＦ記録メモリを説明する図
である。
である。
【図４】ＳＦＣ記述とメモリとの関係を示す図である。
【図５】ＡＣＴＩＯＮ実行／非実行記録メモリを説明す
る図である。
る図である。
【図６】ＳＦＣ記述と各メモリとの関係を示す図であ
る。
る。
【図７】アクション先頭データの構成図である。
【図８】アクションの実行又は移行の処理を説明するフ
ローチャートである。
ローチャートである。
【図９】従来のＰＣのＳＦＣ記述を説明する図である。
【図１０】従来のＰＣのＳＦＣ記述を説明する図であ
る。
る。
【図１１】従来のＰＣのプログラム実行方法を説明する
図である。
図である。
１ プログラマブルコントローラ ２ 記憶手段 ３ アドレス移行手段
Claims (1)
- 【請求項１】ＳＦＣ（Sequencial Functiont Chart）記
述に基づいてアクションの実行または非実行を設定して
動作するプログラマブル・コントローラ(1) において、 アクションの先頭から次のアクションまでの命令数を設
定されたアクション先頭データを記憶する記憶手段(2)
と、 前記アクションが非実行に設定されているときは前記記
憶手段(2) に記憶されたアクション先頭データの命令数
をオフセットアドレスとして次のアクションの先頭へ移
行するアドレス移行手段(3) と、 を備えたことを特徴とするプログラマブル・コントロー
ラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21681091A JP2943434B2 (ja) | 1991-08-28 | 1991-08-28 | プログラマブル・コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21681091A JP2943434B2 (ja) | 1991-08-28 | 1991-08-28 | プログラマブル・コントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0553615A true JPH0553615A (ja) | 1993-03-05 |
| JP2943434B2 JP2943434B2 (ja) | 1999-08-30 |
Family
ID=16694247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21681091A Expired - Lifetime JP2943434B2 (ja) | 1991-08-28 | 1991-08-28 | プログラマブル・コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2943434B2 (ja) |
-
1991
- 1991-08-28 JP JP21681091A patent/JP2943434B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2943434B2 (ja) | 1999-08-30 |
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