JPH0553791A - 制御情報読出し装置 - Google Patents

Abstract

(57)【要約】 【目的】 上位制御記憶と下位制御記憶との２階層制御
記憶方式で、制御情報を高速に読出す。 【構成】 上位制御記憶４から読出された制御情報の次
アドレスフィールドをレジスタ７，８に交互に格納す
る。レジスタ７，８に夫々対応した下位制御記憶９，１
０から読出された制御情報をセレクタ１１により交互に
切替えて出力する。 【効果】 一方の下位制御記憶から制御情報を読出して
いるとき、他方の下位制御記憶に対しての読出し準備を
行うことができるので、連続して次々に制御情報が得ら
れる。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は制御情報読出し装置に関し、特に
マイクロプログラムにより演算制御を行う情報処理装置
における制御情報の読出しの高速化に関する。

【０００２】

【従来技術】従来、この種の情報処理装置におけるマイ
クロプログラム方式では、マイクロ命令のビット幅を多
くし、多数の回路の制御信号をマイクロ命令の中に格納
しておくのが望ましいが、情報処理装置の複雑化によ
り、非常に長いマイクロ命令が必要となる。

【０００３】そこで多数の回路の制御信号のパターンを
記憶しておき、マイクロ命令の指示によりその制御情報
を出力する制御記憶というものを用い、マイクロ命令の
ビット幅を小さくする方法がある。これは２階層制御記
憶方式とと呼ばれており、この制御記憶はマイクロ命令
のあるフィールドをアドレスとするメモリ等によって実
現される。

【０００４】図８はこの２階層制御記憶方式の一例の構
成を示すブロック図であり、図１１は図８の制御情報読
出し装置の動作を示すタイムチャートである。両図を参
照して以下この制御情報読出し装置の動作について説明
する。

【０００５】マイクロプログラムはまずアドレスレジス
タ２にマイクロ命令のアドレスを格納することによって
起動される。アドレスレジスタ２内のマイクロ命令のア
ドレスにより、上位制御記憶４内に格納されているマイ
クロ命令が読出される。このマイクロ命令には、分岐す
る場合の次のマイクロ命令のアドレスを示すフィールド
や、下位制御記憶９内の制御情報のアドレスを示すフィ
ールド等が含まれている。

【０００６】このとき一般的にメモリ素子は論理下位素
子よりも低速であるので、アドレスレジスタ２にマイク
ロ命令のアドレスが入ってからマイクロ命令が出力され
るまで長い時間を要する。そのためクロック周期の短い
情報処理装置では１クロックで下位制御記憶145 を制御
するのは困難なので、一時アドレスレジスタ７に保持す
る必要がある。その次のクロックサイクルで下位制御記
憶９内の制御情報が出力される。

【０００７】最近の情報処理装置は高速化が要求されて
おり、クロック周期が短くなってきている。そのため回
路の高速化が必要となってきているが、ＬＳＩ間信号伝
達時間やメモリ素子は論理回路素子に比べてそれほど高
速化されておらず、これらがクロック周期の短期化を妨
げる要因となっている。

【０００８】図８に示される制御情報読出し装置は上位
制御記憶４と下位制御記憶９との二つのメモリ素子を使
用しているため、これ等を１つのＬＳＩに入れることは
難しい。また下位制御記憶９は制御対象の演算装置等の
近くに配置する必要もあるために、下位制御記憶９のア
ドレスは２つ以上のＬＳＩ間を渡ることが多い。そのた
めクロック周期をＬＳＩ間の遅延時間＋メモリの読出し
時間以下にすることは出来ず、高速化を妨げる結果とな
っている。

【０００９】尚、図８において、１は分岐判定フラグ、
３は＋１加算器を夫々示しており、分岐命令でないとき
には、アドレスレジスタの値に＋１が行われて次アドレ
スが生成され、分岐命令のときには、アドレスレジスタ
２にはマイクロ命令の分岐先アドレスが格納される。

【００１０】上述した従来の制御情報読出し装置は、上
位制御記憶装置から下位制御記憶装置までの信号伝達時
間と下位制御記憶装置の読出し時間の和以下にクロック
周期を短くすることが出来ず、情報処理装置全体の高速
化を妨げている。

【００１１】

【発明の目的】本発明の目的は、制御記憶からの制御情
報の読出しをより高速化するようにした制御情報読出し
装置を提供することである。

【００１２】

【発明の構成】本発明による制御情報読出し装置は、上
位制御記憶手段と、前記上位制御記憶手段から順次読出
されるマイクロ命令のうちアドレスフィールドで示され
るアドレスを格納するＮ（Ｎは２以上の整数）個のアド
レスレジスタと、前記Ｎ個のアドレスレジスタを順番に
択一的にアクティブとしてこのアクティブとされたアド
レスレジスタへ前記アドレスを格納制御する手段と、前
記Ｎ個のアドレスレジスタに対応して設けられその格納
アドレスにより情報処理装置の制御情報が読出されるＮ
個の下位制御記憶手段と、前記Ｎ個の下位制御記憶手段
のうち現在読出されている情報を導出する手段とを含む
ことを特徴とする。

【００１３】

【実施例】次に、本発明の実施例につてい図面を参照し
ながら説明する。

【００１４】図１は本発明の１実施例の構成を示すブロ
ック図である。上位制御記憶４はマイクロ命令を格納し
ている記憶装置であり、マイクロ命令内のあるフィール
ドには、下位制御記憶９、１０の読出しアドレスである
制御情報アドレスフィールドの他、マイクロ命令が分岐
するときの分岐先のアドレス等が含まれている。

【００１５】アドレスレジスタ２はマイクロ命令のアド
レスを保持しているレジスタであり、上位制御記憶４の
読出しアドレスとなる。

【００１６】分岐判定フラグ１はマイクロ命令が分岐す
るかしないかを示すフラグである。分岐判定フラグ１に
より、分岐が指定されればアドレスレジスタ２にはマイ
クロ命令内の分岐先アドレスが格納され、分岐しない場
合にはアドレスレジスタ２の値に１を加える１加算器３
の値が格納される。

【００１７】カウンタフラグ５は、１クロックおきに状
態が反転するフラグであり、本例では、“０”と“１”
とが交互に繰返えされるものとする。このフラグ５及び
インバータ６の両出力によりアドレスレジスタ７，８及
び制御情報セレクタ１１の制御が行われる。

【００１８】アドレスレジスタ７及び８は下位制御記憶
９及び１０のアドレスを夫々保持するレジスタであり、
カウンタフラグ５の内容に従い交互に上位制御記憶４か
ら読出されたマイクロ命令内の制御情報アドレスフィー
ルドの値をセットする。

【００１９】下位制御記憶９及び１０は情報処理装置内
の制御情報が格納されている記憶装置であり、アドレス
レジスタ７及び８の示すアドレスの制御情報を夫々出力
する。制御情報セレクタ１１は下位制御記憶９及び１０
の出力を切替えるセレクタであり、カウンタフラグ５に
より制御され、読出しの終った下位制御記憶９または１
０の出力を選択する。

【００２０】次にこの情報処理装置の動作について図９
のタイムチャートを使って説明する。第１クロックサイ
クル（第１Ｔ）において、アドレスレジスタ２にマイク
ロ命令のアドレス（アドレス１）が入ると、上位制御記
憶４からマイクロ命令が出力される。マイクロ命令中に
は制御情報のアドレスを示すフィールド（制御アドレス
１）が含まれている。

【００２１】このときカウンタフラグは０となっている
ので、アドレスレジスタ７はストローブされ、アドレス
レジスタ８はホールドされる。従って第１Ｔの制御アド
レス１はアドレスレジスタ７にセットされる。このアド
レスレジスタ７は２Ｔ間制御アドレス１が保持されるの
で、その間に下位制御記憶９から制御アドレス１に対応
する制御情報（制御情報１）が出力される。

【００２２】第２Ｔでは、カウンタフラグ５は反転し１
となるので、マイクロ命令のアドレス２に対応する制御
アドレス２は、アドレスレジスタ８にセットされる。第
１Ｔの時と同様にアドレスレジスタ８は２Ｔ間保持され
るので、下位制御記憶９から１Ｔ遅れて制御アドレス２
に対応する制御情報２が出力される。

【００２３】第３Ｔでは、第１Ｔで指定した制御情報１
が確定する頃なので、制御情報セレクタ１１は下位制御
記憶９の出力を選択し、制御情報１を出力する。

【００２４】このような構成の制御情報読出し装置で
は、下位制御記憶９、１０、制御情報セレクタ１１以外
をひとつのＬＳＩに格納しておけば、クロックサイクル
を決定するのは、上位制御記憶４の読出し時間とＬＳＩ
内の信号伝達時間との和となり、時間がかかるＬＳＩ間
の信号伝達時間は含まれずクロックサイクルを短縮する
ことが出来る。

【００２５】しかしこのような構成では、マイクロ命令
のアドレスが決まってから制御情報が出力されるまで２
Ｔかかってしまうために、制御に時間がかかる。従って
制御を早く行うには以下のような構成が考えられる。

【００２６】図２は本発明の他の実施例の構成を示すブ
ロック図である。この実施例は先に述べた実施例と比べ
て以下のような相違点がある。すなわち図１では、下位
制御記憶９の他に同一の下位制御記憶１０を設ける。そ
してマイクロ命令中の制御情報アドレスフィールドを直
接アドレスレジスタ７及び８にセットするだけだが、制
御情報アドレスフィールドに１を加えることによって次
の制御情報アドレスを予測する１加算器１５を加えアド
レスレジスタ７、８には制御情報アドレスフィールドと
１加算器１５の出力を切替えてセットすることにする。

【００２７】更に次のサイクルで制御情報セレクタ１１
から出力される制御情報のアドレス、すなわち次のサイ
クルでストローブされるアドレスレジスタ７か８かを選
択するアドレスセレクタ１２を設ける。

【００２８】このアドレスセレクタ１２はカウンタフラ
グ５の値に従い、アドレスレジスタ７のストローブが指
示されているときはアドレスレジスタ８の値を選択し、
アドレスレジスタ８のストローブが指示されているとき
はアドレスレジスタ７の値を選択する。このアドレスセ
レクタ１２は次のサイクルで出力される予定の制御情報
アドレスを示している。

【００２９】このアドレスセレクタ１２の値と、マイク
ロ命令中の制御情報アドレスフィールドとを比較する比
較器１３も設ける。もし両者が一致していれば、次のサ
イクルではマイクロ命令中の制御情報アドレスフィール
ドで指示された制御情報が出力されるので、マイクロ命
令のアドレスが決まった次のサイクルで制御情報が出力
されることになる。

【００３０】このときはカウンタフラグ５によってスト
ローブを指示されているアドレスレジスタ７か８には、
次の制御情報アドレスの予測アドレスとして、１加算器
１５の出力がセットされる。

【００３１】もしマイクロ命令中の制御情報アドレスフ
ィールドとアドレスセレクタ１２の値が違っていれば、
次のサイクルで出力される制御情報は間違っているの
で、次のサイクルの制御情報セレクタ１１の出力を無効
とするために、比較器１３の出力を１Ｔ受けるホールド
フラグ１４を設け、このホールドフラグ１４により制御
情報セレクタ１１によって制御されている情報処理装置
内の回路をホールドする。

【００３２】またカウンタフラグ５によってストローブ
を指示されているアドレスレジスタ７か８には、マイク
ロ命令中の制御情報アドレスフィールドを選択セット
し、現マイクロ命令中の制御情報の読出しを開始する。
制御情報の読出しには２Ｔかかるので、マイクロ命令の
更新を抑止するために、比較器１３によってアドレスレ
ジスタ２をホールドする。

【００３３】次に図２の実施例の動作について図１０の
タイムチャートを用いて説明する。第１Ｔでマイクロ命
令のアドレス（アドレス１）がアドレスレジスタ２に入
力されると、それに対応したマイクロ命令が上位制御記
憶４から出力される。マイクロ命令中には下位制御記憶
９や１０のアドレス（制御アドレス１）が含まれてい
る。

【００３４】このときカンウタフラグ５は“０”なの
で、アドレスセレクタ１２はアドレスレジスタ８を選択
するが、アドレスレジスタ８は不定なので制御アドレス
１と違っている。そのため比較器１３は“１”となり、
次のサイクルで出力される制御情報は間違っていること
を知らせる。

【００３５】比較器１３が“１”となるとアドレスレジ
スタ２はホールドされ、アドレスレジスタ７には制御ア
ドレス１がそのままセットされる。また比較器１３の出
力を受けるホールドフラグ１４もセットされる。

【００３６】第２Ｔではカウンタフラグ５は“１”なの
で制御情報セレクタ１１は下位制御記憶１０の出力を選
択するが、ホールドフラグ１４が“１”となっているた
めその出力は無効となる。またアドレスセレクタ１２は
アドレスレジスタ７を選択するが、このときアドレスレ
ジスタ７には制御アドレス１が格納されている。

【００３７】アドレスレジスタ２は第１Ｔでホールドさ
れているので、第１Ｔと同じアドレス１を保持してお
り、そのため上位制御記憶４から出力される下位制御記
憶用のアドレスは制御アドレス１のままとなっている。

【００３８】したがって、マイクロ命令中の制御アドレ
ス１とアドレスセレクタ１２の内容とが一致し、比較器
１３は“０”となるため、アドレスレジスタ２のホール
ドは解除され、ホールドフラグ１４もリセットされる。

【００３９】またカウンタフラグ２５は“１”となるの
で、アドレスレジスタ８には１加算器１５、すなわち制
御アドレス１に１を加えた値がセットされる。

【００４０】第３Ｔでは、下位制御記憶９から制御アド
レス１に対応した制御情報が出力され、制御情報セレク
タ１１で選択されて出力される。

【００４１】図１２には図２の実施例におけるマイクロ
命令の例を掲げている。アドレスＡ〜Ａ＋３のように制
御情報のアドレスが連続していれば、マイクロ命令のア
ドレスが決まってから次のサイクルで制御情報が出力さ
れることにより，図１の実施例に比べて１Ｔ早く制御を
行うことが出来る。

【００４２】図２の実施例では次の制御アドレスを予測
するのに、現在の制御アドレスに１を加えたものを使用
しているが、マイクロ命令の分岐等で制御アドレスが連
続していない場合、予測が外れてしまう。そのため分岐
等の多いマイクロ命令では、ホールド信号が頻繁に生じ
るため情報処理装置全体の速度が低下してしまう。従っ
て予測をより確実にするには以下のような構成が考えら
れる。

【００４３】図３はその構成を示すブロック図であり、
本実施例では、図２の実施例における１加算器１５の代
わりに、マイクロ命令中の現下位制御情報アドレスフィ
ールドに、同じくマイクロ命令中の次下位制御記憶相対
アドレスフィールドを加算する加算器１６を用いる。

【００４４】図１３には図３の実施例におけるマイクロ
命令の例を掲げている。この構成では、マイクロ命令中
に次の制御アドレスを指定するので予測がより確実にな
り、また制御アドレスが連続していなくても、またマイ
クロ命令が分岐したとしても予測できるので、ホールド
信号の発生を抑えることができる。

【００４５】図３の実施例では、マイクロ命令中の現下
位制御記憶アドレスフィールドに次下位制御記憶相対ア
ドレスフィールドを加えて次の制御情報アドレスとして
いるが、次下位制御記憶相対アドレスフィールドのビッ
ト数が少ない場合、次の制御情報アドレスが現制御情報
アドレスから非常に離れていると相対アドレスで示すこ
とができなくなる。これを改善するには以下の構成が考
えられる。

【００４６】図４はこの構成を示すブロック図であり、
本実施例では、図３の実施例における加算器１６の代り
にマイクロ命令中の次下位制御記憶アドレスフィールド
の値を使用する。

【００４７】図１４には図４の実施例におけるマイクロ
命令の例を掲げている。この構成では図２や図３のよう
に加算器を設ける必要もなく、また次の制御情報アドレ
スをマイクロ命令で指定するので、マイクロ命令の分岐
でも次の制御情報アドレスを正確に予測することが可能
となる。

【００４８】図４の実施例では、マイクロ命令中で次の
制御情報アドレスを指定しているため単なる分岐命令な
らば次のアドレスを予想することができる。しかし情報
処理装置の演算等の結果により分岐するかしないかを決
める条件分岐命令の場合、予想が外れる可能性が高く、
情報処理装置の速度低下を招いてしまう。これを改善す
るには以下の構成が考えられる。

【００４９】図５はその構成を示すブロック図であり、
本実施例では、分岐しない場合の次の制御情報アドレス
を予測するために、マイクロ命令中の現下位制御記憶ア
ドレスフィールドに１を加える１加算器１５を備える。

【００５０】また分岐判定フラグ１に従い、マイクロ命
令が分岐する場合はマイクロ命令中の条件分岐先下位制
御記憶アドレスフィールドを選択し、分岐しない場合は
１加算器１５の値を選択する次アドレスセレクタ１７を
備える。この次アドレスセレクタ１７を図２の１加算器
１５の代りに使用する。

【００５１】図１５には図５の実施例におけるマイクロ
命令の例を掲げている。この構成では、分岐しない場合
のマイクロ命令中の現下位制御記憶アドレスフィールド
の値が連続していれば、分岐しない場合の予測もでき、
分岐する場合もマイクロ命令で次の制御情報アドレスが
指定できるので条件分岐の時も予測が可能となる。

【００５２】図１５の場合、条件分岐命令で分岐しない
場合のマイクロ命令中の現制御記憶アドレスフィールド
の値は連続していないと予測が外れてしまう。一般的な
情報処理装置では違うマイクロ命令で同じ制御情報を指
定することによって下位制御記憶の容量を減らそうとす
るので、必ずしも現制御記憶アドレスフィールドの値は
連続していない。現制御記憶アドレスフィールドの値が
連続していなくても予測できるようにするには以下のよ
うな構成が考えられる。

【００５３】図６はその実施例の構成を示すブロック図
であり、本実施例では図５の実施例の１加算器１５の代
りに、マイクロ命令中の現下位制御記憶アドレスフィー
ルドの値に同じくマイクロ命令中の非条件分岐先下位制
御記憶相対アドレスフィールドの値を加算する加算器１
６を備えている。

【００５４】図１６に図６の実施例におけるマイクロ命
令の例を示す。ほとんど図５の実施例と同じであるが、
条件分岐命令の時、分岐しない場合の次の制御情報アド
レスをマイクロ命令で指定できるので、図５の場合に比
べて自由度が上がると同時に複数のマイクロ命令で同じ
制御情報を指定できるので、下位制御記憶の容量を少な
くできるという利点がある。

【００５５】図６の実施例において条件分岐命令の時、
分岐しない場合の次の制御情報アドレスを予測するのに
相対アドレスを使用しているので、現制御情報アドレス
と次制御情報アドレスとが非常に離れていれば予測がで
きなくなってしまう。これを改善するには以下のような
構成が考えられる。

【００５６】図７はその１実施例の構成を示すブロック
図であり、図１７はこの実施例におけるマイクロ命令の
例を示す。この実施例ではマイクロ命令中に現下位制御
記憶アドレスフィールドと、非条件分岐先下位制御記憶
アドレスフィールド、条件分岐先下位制御記憶アドレス
フィールドを持ち、図６の実施例の加算器１６の代り
に、マイクロ命令中の非条件分岐下位制御記憶アドレス
フィールドの値を使用する。

【００５７】この構成では条件分岐命令において、分岐
してもしなくても、マイクロ命令において制御情報アド
レスが指定できるので、予測が外れるようなことがなく
なり情報処理装置全体の速度をあげることが可能とな
る。

【００５８】尚、上記実施例では、下位制御記憶９，１
０を２つとしたが、一般には３以上とすることができ、
それに応じてカウンタフラグ５の状態、レジスタ７，８
の数等を増加すれば良いことは明らかである。

【００５９】

【発明の効果】以上説明したように本発明は、下位制御
記憶装置を複数持ち、個々の下位制御記憶装置からの読
出し数クロックサイクルかけて読出すが、これ等を順番
に読出していくことによって、全体としては連続して次
々に制御情報が得られるために、クロック周期を短くす
ることができ、情報処理装置全体の速度を上げることが
できる。

【００６０】また次の下位制御記憶装置のアドレスを予
測することによって、マイクロ命令が確定した次のサイ
クルで制御情報を読出すことができるため、制御を早く
できるという効果もある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本発明の他の実施例を示すブロック図である。

【図３】本発明の別の実施例を示すブロック図である。

【図４】本発明の更に別の実施例を示すブロック図であ
る。

【図５】本発明の更に他の実施例を示すブロック図であ
る。

【図６】本発明の更に他の実施例を示すブロック図であ
る。

【図７】本発明の他の実施例を示すブロック図である。

【図８】従来の制御情報読出し装置のブロック図であ
る。

【図９】図１のブロックの動作を示すタイムチャートで
ある。

【図１０】図２のブロックの動作を示すタイムチャート
である。

【図１１】従来の装置の動作を示すタイムチャートであ
る。

【図１２】図２のブロックに用いるマイクロ命令の例を
示す図である。

【図１３】図３のブロックに用いるマイクロ命令の例を
示す図である。

【図１４】図４のブロックに用いるマイクロ命令の例を
示す図である。

【図１５】図５のブロックに用いるマイクロ命令の例を
示す図である。

【図１６】図６のブロックに用いるマイクロ命令の例を
示す図である。

【図１７】図７のブロックに用いるマイクロ命令の例を
示す図である。

【符号の説明】

１ 分岐判定フラグ ２，７，８ アドレスレジスタ ３，１５ １加算器 ４ 上位制御記憶 ５ カウンタフラグ ９，１０ 下位制御記憶 １１，１２，１７ セレクタ １３ 比較器 １４ ホールドフラグ １６ 加算器

Claims (7)

【特許請求の範囲】
1. 【請求項１】 上位制御記憶手段と、前記上位制御記憶
   手段から順次読出されるマイクロ命令のうちアドレスフ
   ィールドで示されるアドレスを格納するＮ（Ｎは２以上
   の整数）個のアドレスレジスタと、前記Ｎ個のアドレス
   レジスタを順番に択一的にアクティブとしてこのアクテ
   ィブとされたアドレスレジスタへ前記アドレスを格納制
   御する手段と、前記Ｎ個のアドレスレジスタに対応して
   設けられその格納アドレスにより情報処理装置の制御情
   報が読出されるＮ個の下位制御記憶手段と、前記Ｎ個の
   下位制御記憶手段のうち現在読出されている情報を導出
   する手段とを含むことを特徴とする制御情報読出し装
   置。
2. 【請求項２】 上位制御記憶手段と、前記上位制御記憶
   手段から順次読出されるマイクロ命令のうちアドレスフ
   ィールドで示されるアドレスに所定定数を加算して次の
   サイクルのアドレスを予測する手段と、前記アドレスと
   前記次のサイクルのアドレスとを選択するアドレス選択
   手段と、前記アドレス選択手段の選択アドレスを格納す
   る２個のアドレスレジスタと、前記２個のアドレスレジ
   スタを順番に択一的にアクティブとしてこのアクティブ
   とされたアドレスレジスタへ前記アドレス選択手段の選
   択アドレスを格納制御する手段と、前記２個のアドレス
   レジスタに対応して設けられその格納アドレスにより情
   報処理装置の制御情報が読出される２個の下位制御記憶
   手段と、前記２個の下位制御記憶手段のうち現在読出さ
   れている情報を導出する導出手段と、前記アドレスと前
   記２個のアドレスレジスタのうち非アクティブ状態のア
   ドレスレジスタのアドレスとを比較して、同一の場合は
   前記アドレス選択手段に対して前記次のアドレスを選択
   せしめ、異なる場合は前記アドレスを選択せしめるよう
   制御する手段とを含むことを特徴とする制御情報読出し
   装置。
3. 【請求項３】 上位制御記憶手段と、前記上位制御記憶
   手段から順次読出されるマイクロ命令のうちアドレスフ
   ィールドで示されるアドレスに前記マイクロ命令内の次
   期制御情報相対アドレスフィールドで示される相対アド
   レスを加算して次のサイクルのアドレスを予測する手段
   と、前記アドレスと前記次のサイクルのアドレスとを選
   択するアドレス選択手段と、前記アドレス選択手段の選
   択アドレスを格納する２個のアドレスレジスタと、前記
   ２個のアドレスレジスタを順番に択一的にアクティブと
   してこのアクティブとされたアドレスレジスタへ前記ア
   ドレス選択手段の選択アドレスを格納制御する手段と、
   前記２個のアドレスレジスタに対応して設けられその格
   納アドレスにより情報処理装置の制御情報が読出される
   ２個の下位制御記憶手段と、前記２個の下位制御記憶手
   段のうち現在読出されている情報を導出する導出手段
   と、前記アドレスと前記２個のアドレスレジスタのうち
   非アクティブ状態のアドレスレジスタのアドレスとを比
   較して、同一の場合は前記アドレス選択手段に対して前
   記次のアドレスを選択せしめ、異なる場合は前記アドレ
   スを選択せしめるよう制御する手段とを含むことを特徴
   とする制御情報読出し装置。
4. 【請求項４】 上位制御記憶手段と、前記上位制御記憶
   手段から順次読出されるマイクロ命令のうちアドレスフ
   ィールドで示されるアドレスと、前記マイクロ命令内の
   次期制御情報アドレスフィールドで示される次期アドレ
   スとを選択するアドレス選択手段と、前記アドレス選択
   手段の選択アドレスを格納する２個のアドレスレジスタ
   と、前記２個のアドレスレジスタを順番に択一的にアク
   ティブとしてこのアクティブとされたアドレスレジスタ
   へ前記アドレス選択手段の選択アドレスを格納制御する
   手段と、前記２個のアドレスレジスタに対応して設けら
   れその格納アドレスにより情報処理装置の制御情報が読
   出される２個の下位制御記憶手段と、前記２個の下位制
   御記憶手段のうち現在読出されている情報を導出する導
   出手段と、前記アドレスと前記２個のアドレスレジスタ
   のうち非アクティブ状態のアドレスレジスタのアドレス
   とを比較して、同一の場合は前記アドレス選択手段に対
   して前記次期アドレスを選択せしめ、異なる場合は前記
   アドレスを選択せしめるよう制御する手段とを含むこと
   を特徴とする制御情報読出し装置。
5. 【請求項５】 上位制御記憶手段と、前記上位制御記憶
   手段から順次読出されるマイクロ命令のうちアドレスフ
   ィールドで示されるアドレスに所定定数を加算して前記
   マイクロ命令が分岐しない場合の次にサイクルのアドレ
   スを予測する手段と、前記マイクロ命令の分岐条件に従
   って、分岐しない場合は前記アドレスを、分岐する場合
   は、前記マイクロ命令内の分岐先アドレスフィールドで
   示されるアドレスを夫々選択するアドレス予測選択手段
   と、前記アドレスと前記アドレス予測選択手段の出力と
   を選択するアドレス選択手段と、前記アドレス選択手段
   の選択アドレスを格納する２個のアドレスレジスタと、
   前記２個のアドレスレジスタを順番に択一的にアクティ
   ブとしてこのアクティブとされたアドレスレジスタへ前
   記アドレス選択手段の選択アドレスを格納制御する手段
   と、前記２個のアドレスレジスタに対応して設けられそ
   の格納アドレスにより情報処理装置の制御情報が読出さ
   れる２個の下位制御記憶手段と、前記２個の下位制御記
   憶手段のうち現在読出されている情報を導出する導出手
   段と、前記アドレスと前記２個のアドレスレジスタのう
   ち非アクティブ状態のアドレスレジスタのアドレスとを
   比較して、同一の場合は前記アドレス選択手段に対して
   前記アドレス予測選択手段の出力を選択せしめ、異なる
   場合は前記アドレスを選択せしめるよう制御する手段と
   を含むことを特徴とする制御情報読出し装置。
6. 【請求項６】 上位制御記憶手段と、前記上位制御記憶
   手段から順次読出されるマイクロ命令のうちアドレスフ
   ィールドで示されるアドレスに、前記マイクロ命令内の
   次期制御情報相対アドレスフィールドで示される相対ア
   ドレスを加算することによって、前記マイクロ命令が分
   岐しない場合の次のサイクルのアドレスを予測する手段
   と、前記マイクロ命令の分岐条件に従って、分岐しない
   場合は前記次のサイクルのアドレスを、分岐する場合
   は、前記マイクロ命令内の分岐先制御情報アドレスフィ
   ールドで示されるアドレスを夫々選択するアドレス予測
   選択手段と、前記アドレスと前記アドレス予測選択手段
   の出力とを選択するアドレス選択手段と、前記アドレス
   選択手段の選択アドレスを格納する２個のアドレスレジ
   スタと、前記２個のアドレスレジスタを順番に択一的に
   アクティブとしてこのアクティブとされたアドレスレジ
   スタへ前記アドレス選択手段の選択アドレスを格納制御
   する手段と、前記２個のアドレスレジスタに対応して設
   けられその格納アドレスにより情報処理装置の制御情報
   が読出される２個の下位制御記憶手段と、前記２個の下
   位制御記憶手段のうち現在読出されている情報を導出す
   る導出手段と、前記アドレスと前記２個のアドレスレジ
   スタのうち非アクティブ状態のアドレスレジスタのアド
   レスとを比較して、同一の場合は前記アドレス選択手段
   に対して前記次のアドレスを選択せしめ、異なる場合は
   前記アドレスを選択せしめるよう制御する手段とを含む
   ことを特徴とする制御情報読出し装置。
7. 【請求項７】 上位制御記憶手段と、前記上位制御記憶
   手段から順次読出されるマイクロ命令のうちアドレスフ
   ィールドで示されるアドレスと、前記上位制御記憶手段
   から順次読出されるマイクロ命令のうち分岐先制御情報
   アドレスフィールドで示されるアドレスとを選択するア
   ドレス選択手段と、前記アドレス選択手段の選択アドレ
   スを格納する２個のアドレスレジスタと、前記２個のア
   ドレスレジスタを順番に択一的にアクティブとしてこの
   アクティブとされたアドレスレジスタへ前記アドレス選
   択手段の選択アドレスを格納制御する手段と、前記２個
   のアドレスレジスタに対応して設けられその格納アドレ
   スにより情報処理装置の制御情報が読出される２個の下
   位制御記憶手段と、前記２個の下位制御記憶手段のうち
   現在読出されている情報を導出する導出手段と、前記ア
   ドレスと前記２個のアドレスレジスタのうち非アクティ
   ブ状態のアドレスレジスタのアドレスとを比較して、同
   一の場合は前記アドレス選択手段に対して前記分岐先制
   御情報アドレスフィールドで示されるアドレスを選択せ
   しめ、異なる場合は前記アドレスを選択せしめるよう制
   御する手段とを含むことを特徴とする制御情報読出し装
   置。