JPH0559450B2 - - Google Patents
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- JPH0559450B2 JPH0559450B2 JP58003318A JP331883A JPH0559450B2 JP H0559450 B2 JPH0559450 B2 JP H0559450B2 JP 58003318 A JP58003318 A JP 58003318A JP 331883 A JP331883 A JP 331883A JP H0559450 B2 JPH0559450 B2 JP H0559450B2
- Authority
- JP
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- address
- instruction
- storage means
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
- G06F9/267—Microinstruction selection based on results of processing by instruction selection on output of storage
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はマイクロプログラム制御機器のパイプ
ライン方式に関するものであり、更に詳しくはダ
ミーサイクルを発生することなく条件分岐を可能
とすることにより高速化を図り、さらに命令を格
納しているメモリをアクセスするとき、アクセス
するアドレスを変更することなく目的の命令を読
み出して条件分岐を可能にしたマイクロプログラ
ム制御機器のパイプライン方式に関する。
ライン方式に関するものであり、更に詳しくはダ
ミーサイクルを発生することなく条件分岐を可能
とすることにより高速化を図り、さらに命令を格
納しているメモリをアクセスするとき、アクセス
するアドレスを変更することなく目的の命令を読
み出して条件分岐を可能にしたマイクロプログラ
ム制御機器のパイプライン方式に関する。
マイクロプログラム制御機器としてメモリ等の
LSI試験器に用いるパターン発生器を取り上げ、
従来技術を説明する。
LSI試験器に用いるパターン発生器を取り上げ、
従来技術を説明する。
一般にメモリ等のLSI試験に際して使用される
テストパターンは、マイクロプログラム制御方式
によつて発生している。従つて、一つのサイクル
は命令の格納番地の指定・命令の読み出し・命令
の解読・命令の実行の各部分によつて成り立ち、
サイクルの最小周期も各部分の最小動作時間の合
計によつて制限されている。
テストパターンは、マイクロプログラム制御方式
によつて発生している。従つて、一つのサイクル
は命令の格納番地の指定・命令の読み出し・命令
の解読・命令の実行の各部分によつて成り立ち、
サイクルの最小周期も各部分の最小動作時間の合
計によつて制限されている。
一方、被試験素子の高速化に伴ない、LSI試験
器、特にテストパターン発生器の高速化が強く望
まれている。
器、特にテストパターン発生器の高速化が強く望
まれている。
マイクロプログラム制御方式のテストパターン
発生を高速化する為の一般に知られた最良の方法
は、パイプライン方式を採ることにより命令の読
み出しと実行を同時並列に行なう事である。しか
し、この方法によつても、プログラムカウンタが
あるアドレスを指定してから、そこに格納されて
いる命令がパイプラインレジスタに保持されるの
は１サイクル後となる。そのため、プログラムカ
ウンタが条件分岐命令の格納されているアドレス
を指定し、条件分岐命令が読み出され、次のアド
レスが確定されるまで２サイクルタイムの時間を
要し、後半の１サイクルタイムの間アドレスが不
確定のままダミーサイクルとなつてしまう。
発生を高速化する為の一般に知られた最良の方法
は、パイプライン方式を採ることにより命令の読
み出しと実行を同時並列に行なう事である。しか
し、この方法によつても、プログラムカウンタが
あるアドレスを指定してから、そこに格納されて
いる命令がパイプラインレジスタに保持されるの
は１サイクル後となる。そのため、プログラムカ
ウンタが条件分岐命令の格納されているアドレス
を指定し、条件分岐命令が読み出され、次のアド
レスが確定されるまで２サイクルタイムの時間を
要し、後半の１サイクルタイムの間アドレスが不
確定のままダミーサイクルとなつてしまう。
LSI試験器のテスト実行中にダミーサイクルが
生じてしまうと、その部分だけテストパイプ発生
に２サイクル要してしまい、実時間での正常なテ
ストが期待できなくなつてしまう。
生じてしまうと、その部分だけテストパイプ発生
に２サイクル要してしまい、実時間での正常なテ
ストが期待できなくなつてしまう。
さらに、命令を格納しているメモリをアクセス
する場合、目的の命令をダミーサイクルを発生す
ることなく読み出せたとしても、アクセウするア
ドレスが変更された場合には、LSIにおける目的
のアドレスをアクセスすることが不可能になり、
LSI試験器のテストパターン発生器としては使用
できない。
する場合、目的の命令をダミーサイクルを発生す
ることなく読み出せたとしても、アクセウするア
ドレスが変更された場合には、LSIにおける目的
のアドレスをアクセスすることが不可能になり、
LSI試験器のテストパターン発生器としては使用
できない。
本発明は上記した従来技術の欠点に鑑みなされ
たもので、マイクロプログラム制御機器を高速で
動作させるため、ダミーサイクルを発生すること
なく条件分岐命令の実行を可能にし、かつ命令を
格納しているメモリをアクセスするとき、アクセ
スするアドレスを変更することなく目的の命令を
読み出して条件分岐を可能にしたマイクロプログ
ラム制御機器のパイプライン方式を提供すること
を目的としている。
たもので、マイクロプログラム制御機器を高速で
動作させるため、ダミーサイクルを発生すること
なく条件分岐命令の実行を可能にし、かつ命令を
格納しているメモリをアクセスするとき、アクセ
スするアドレスを変更することなく目的の命令を
読み出して条件分岐を可能にしたマイクロプログ
ラム制御機器のパイプライン方式を提供すること
を目的としている。
本発明のマイクロプログラム制御機器のパイプ
ライン方式は、命令の先読みを行ない、プログラ
ムカウンタがアドレスを指定すると同時に、対応
する命令がパイプラインレジスタに保持される様
に構成し、また条件分岐命令時には次に実行され
る可能性のある全ての命令と分岐先アドレスを並
列に先読みし、その中から実行する命令を選択す
ることにより、ダミーサイクルの発生を防止する
ものである。本発明においては、命令を先読みす
る為に、メモリへの命令格納位置を操作して「現
在のアドレス」を用いて「次に実行される命令」
の読み出しを行う。
ライン方式は、命令の先読みを行ない、プログラ
ムカウンタがアドレスを指定すると同時に、対応
する命令がパイプラインレジスタに保持される様
に構成し、また条件分岐命令時には次に実行され
る可能性のある全ての命令と分岐先アドレスを並
列に先読みし、その中から実行する命令を選択す
ることにより、ダミーサイクルの発生を防止する
ものである。本発明においては、命令を先読みす
る為に、メモリへの命令格納位置を操作して「現
在のアドレス」を用いて「次に実行される命令」
の読み出しを行う。
次に、本発明の原理について説明する。第１図
ａは、従来方式においてアドレスＮに条件分岐命
令が格納されている場合を示す図である。アドレ
スＮで条件が成立すればアドレスＭに分岐し、条
件が成立しなければ分岐は起きずアドレス（Ｎ＋
１）に進む。第１図ｂは本発明によるパイプライ
ン方式の命令格納位置の一例を示す図であり、従
来方式のアドレス（Ｎ＋１）と分岐先アドレスＭ
の命令をアドレスＮに格納する事により、「現在
アドレス」で「次の命令」の先読みをアクセスす
るアドレスを変更することなく可能にするもので
ある。
ａは、従来方式においてアドレスＮに条件分岐命
令が格納されている場合を示す図である。アドレ
スＮで条件が成立すればアドレスＭに分岐し、条
件が成立しなければ分岐は起きずアドレス（Ｎ＋
１）に進む。第１図ｂは本発明によるパイプライ
ン方式の命令格納位置の一例を示す図であり、従
来方式のアドレス（Ｎ＋１）と分岐先アドレスＭ
の命令をアドレスＮに格納する事により、「現在
アドレス」で「次の命令」の先読みをアクセスす
るアドレスを変更することなく可能にするもので
ある。
第１図ｂにおけるアドレスＮで条件が成立した
とすると、次のサイクルでプログラムカウンタは
アドレスＭを指定する。同時にパイプラインレジ
スタには、アドレスＮによつて読み出された命令
（Ｍ）が選択され保持される。
とすると、次のサイクルでプログラムカウンタは
アドレスＭを指定する。同時にパイプラインレジ
スタには、アドレスＮによつて読み出された命令
（Ｍ）が選択され保持される。
即ち、第１図ｂに示す例によれば、メモリの読
み出し内容が常にプログラムカウンタの指示より
１サイクル先行することになり、それを一時保持
するパイプラインレジスタは常にプログラムカウ
ンタの指示に対応することになる。
み出し内容が常にプログラムカウンタの指示より
１サイクル先行することになり、それを一時保持
するパイプラインレジスタは常にプログラムカウ
ンタの指示に対応することになる。
以下添付の図面に示す実施例により、更に詳細
に本発明について説明する。
に本発明について説明する。
第２図は、同一プログラムを実行する場合の従
来例による命令格納位置と本発明のパイプライン
方式による命令格納位置の相違を示す図であり、
第２図ａが従来例の命令格納位置を示し、第２図
ｂが本発明のパイプライン方式の命令格納位置を
示している。同図において、MOPはノーオペレ
ーシヨンであり、プログラムカウンタをインクリ
メントする。JMPはジヤンプであり、オペラン
ドに示されたアドレスに分岐する。JCはジヤン
プコンデイシヨナリーであり、条件が成立した時
に限りオペランドのアドレスに分岐する。SBR
はサブルーチンコントロールであり、SCはサブ
ルーチンコントロールコンデイシヨナリーであ
り、条件が成立した時に限りサブルーチンをコン
トロールする。RETはリターンである。
来例による命令格納位置と本発明のパイプライン
方式による命令格納位置の相違を示す図であり、
第２図ａが従来例の命令格納位置を示し、第２図
ｂが本発明のパイプライン方式の命令格納位置を
示している。同図において、MOPはノーオペレ
ーシヨンであり、プログラムカウンタをインクリ
メントする。JMPはジヤンプであり、オペラン
ドに示されたアドレスに分岐する。JCはジヤン
プコンデイシヨナリーであり、条件が成立した時
に限りオペランドのアドレスに分岐する。SBR
はサブルーチンコントロールであり、SCはサブ
ルーチンコントロールコンデイシヨナリーであ
り、条件が成立した時に限りサブルーチンをコン
トロールする。RETはリターンである。
第２図ａに示す従来の命令格納位置では、実行
されるべき命令を実行されるべきアドレスに格納
している。これに対して、第２図ｂに示す本発明
のテストパターン発生器の命令格納位置では、次
に実行される可能性のある命令を現在のアドレス
に格納している。第２図ｂに示す命令格納位置
は、簡単な手順に従つて第２図ａに示す命令格納
位置から得られる。第２図ｂに示すメモリＡに
は、第２図ａにおける対応するアドレスの次のア
ドレスに格納されている命令を格納する。例え
ば、第２図ｂのメモリＡのアドレス１に格納され
ている命令JC５は、第２図ａのアドレス２に格
納されているものである。又、第２図ｂのメモリ
Ａのアドレス２に格納されている命令NOPは、
第２図ａのアドレス３に格納されているものであ
る。第２図ｂのメモリＢに何らかの命令が格納さ
れる場合は、第２図ａの対応するアドレスに分岐
命令又は条件分岐命令が格納されている場合であ
る。第２図ｂのメモリＢに格納される命令は、第
２図ａの対応するアドレスに格納されている分岐
命令の分岐先に格納されている命令である。例え
ば、第２図ｂのメモリＢのアドレス４に格納され
ている命令SBR１０は、第２図ａのアドレス４
に格納されている命令JC８の分岐先であるアド
レス８に格納されている命令である。又、第２図
ｂのメモリＢのアドレス６に格納されている命令
NOPは、第２図ａのアドレス６に格納されてい
る命令SC１０の分岐先であるアドレス１０に格
納されている命令である。
されるべき命令を実行されるべきアドレスに格納
している。これに対して、第２図ｂに示す本発明
のテストパターン発生器の命令格納位置では、次
に実行される可能性のある命令を現在のアドレス
に格納している。第２図ｂに示す命令格納位置
は、簡単な手順に従つて第２図ａに示す命令格納
位置から得られる。第２図ｂに示すメモリＡに
は、第２図ａにおける対応するアドレスの次のア
ドレスに格納されている命令を格納する。例え
ば、第２図ｂのメモリＡのアドレス１に格納され
ている命令JC５は、第２図ａのアドレス２に格
納されているものである。又、第２図ｂのメモリ
Ａのアドレス２に格納されている命令NOPは、
第２図ａのアドレス３に格納されているものであ
る。第２図ｂのメモリＢに何らかの命令が格納さ
れる場合は、第２図ａの対応するアドレスに分岐
命令又は条件分岐命令が格納されている場合であ
る。第２図ｂのメモリＢに格納される命令は、第
２図ａの対応するアドレスに格納されている分岐
命令の分岐先に格納されている命令である。例え
ば、第２図ｂのメモリＢのアドレス４に格納され
ている命令SBR１０は、第２図ａのアドレス４
に格納されている命令JC８の分岐先であるアド
レス８に格納されている命令である。又、第２図
ｂのメモリＢのアドレス６に格納されている命令
NOPは、第２図ａのアドレス６に格納されてい
る命令SC１０の分岐先であるアドレス１０に格
納されている命令である。
第３図は本発明のマイクロプログラム制御機器
のパイプライン方式の第１の実施例を示すブロツ
ク図である。同図において、プログラムカウンタ
１はメモリＡ，Ｂのアドレスを指定する。メモリ
Ａ，Ｂは第２図ｂに示した位置に命令を格納す
る。選択器２は、メモリＡ，Ｂからそれぞれ出力
される次アドレスの命令Ｓ１と分岐先アドレスの
命令Ｓ２のうちいずれか一方を選択して出力す
る。パイプラインレジスタ３は、選択器２によつ
て選択された命令を一時保持する。実行部４は、
パイプラインレジスタ３に一時保持された命令を
解読し、プログラムカウンタ１や選択器２等の動
作を指示する。レジスタフアイル５は、サブルー
チンコール時の戻りアドレスにおける命令を一時
記憶する為のメモリであり、発明の本質的なもの
ではない。
のパイプライン方式の第１の実施例を示すブロツ
ク図である。同図において、プログラムカウンタ
１はメモリＡ，Ｂのアドレスを指定する。メモリ
Ａ，Ｂは第２図ｂに示した位置に命令を格納す
る。選択器２は、メモリＡ，Ｂからそれぞれ出力
される次アドレスの命令Ｓ１と分岐先アドレスの
命令Ｓ２のうちいずれか一方を選択して出力す
る。パイプラインレジスタ３は、選択器２によつ
て選択された命令を一時保持する。実行部４は、
パイプラインレジスタ３に一時保持された命令を
解読し、プログラムカウンタ１や選択器２等の動
作を指示する。レジスタフアイル５は、サブルー
チンコール時の戻りアドレスにおける命令を一時
記憶する為のメモリであり、発明の本質的なもの
ではない。
次に、第３図に示す第１の実施例の動作を第４
図に示すシーケンスチヤートを用いて説明する。
第４図は、第２図ｂに示したプログラム例を実行
した場合のシーケンスチヤートである。先ず、初
期状態においてパイプラインレジスタ３に、開始
するアドレスに本来対応している命令（従来の方
式において開始アドレスに格納される命令）を入
れておく。第４図においては、アドレス１から開
始するので、パイプラインレジスタ３に命令
NOPを格納しておく。次に、実行部４はこれを
解読し、プログラムカウンタ１にプログラムカウ
ンタ制御信号Ｓ４を出力してカウントアツプを指
示し、選択器２に選択信号Ｓ３を出力してメモリ
Ａからの次アドレスの命令Ｓ１（非分岐時命令、
JC５）を選択することを指示する。次のクロツ
クで、プログラムカウンタ１はアドレス２を指示
し、メモリＡ，Ｂからの読み出しが行なわれ、パ
イプラインレジスタ３には選択器２を介してアド
レス２に本来対応している命令（従来の方式にお
いて、アドレス２の格納されるべき命令）LC５
が一時保持される。実行部４は命令JC５と条件
信号Ｓ５を解読し、条件が成立している場合には
プログラムカウンタ１にプログラムカウンタ制御
信号Ｓ４を出力してメモリＡ，Ｂからのパラレル
データロードを指示し、選択器２には選択信号Ｓ
３を出力してメモリＢからの分岐命令Ｓ２（分岐
時命令、NOP）を選択する様に指示する。次の
クロツクでプログラムカウンタ１は、パイプライ
ンレジスタ３から出力される分岐先アドレスＳ６
を受けてアドレス５を指示し、メモリＡ，Ｂから
の読み出しが行なわれ、パイプラインレジスタ３
には選択器２を介してメモリＢから読み出された
アドレス５の本来の命令であるNOPが保持され
る。以下同様に動作して、プログラムカウンタ１
の指示するアドレス本来の命令がパイプラインレ
ジスタ３に保持され、その入力には次に実行され
る可能性のあるすべての命令が選択器２を通して
セツトアツプされている事になる。以上の説明か
ら明らかな様に、本実施例によれば、条件分岐時
であつてもダミーサイクルを発生することなく、
かつアクセスするメモリアドレスを変更すること
なく、目的の命令を読み出して条件分岐を可能に
している。
図に示すシーケンスチヤートを用いて説明する。
第４図は、第２図ｂに示したプログラム例を実行
した場合のシーケンスチヤートである。先ず、初
期状態においてパイプラインレジスタ３に、開始
するアドレスに本来対応している命令（従来の方
式において開始アドレスに格納される命令）を入
れておく。第４図においては、アドレス１から開
始するので、パイプラインレジスタ３に命令
NOPを格納しておく。次に、実行部４はこれを
解読し、プログラムカウンタ１にプログラムカウ
ンタ制御信号Ｓ４を出力してカウントアツプを指
示し、選択器２に選択信号Ｓ３を出力してメモリ
Ａからの次アドレスの命令Ｓ１（非分岐時命令、
JC５）を選択することを指示する。次のクロツ
クで、プログラムカウンタ１はアドレス２を指示
し、メモリＡ，Ｂからの読み出しが行なわれ、パ
イプラインレジスタ３には選択器２を介してアド
レス２に本来対応している命令（従来の方式にお
いて、アドレス２の格納されるべき命令）LC５
が一時保持される。実行部４は命令JC５と条件
信号Ｓ５を解読し、条件が成立している場合には
プログラムカウンタ１にプログラムカウンタ制御
信号Ｓ４を出力してメモリＡ，Ｂからのパラレル
データロードを指示し、選択器２には選択信号Ｓ
３を出力してメモリＢからの分岐命令Ｓ２（分岐
時命令、NOP）を選択する様に指示する。次の
クロツクでプログラムカウンタ１は、パイプライ
ンレジスタ３から出力される分岐先アドレスＳ６
を受けてアドレス５を指示し、メモリＡ，Ｂから
の読み出しが行なわれ、パイプラインレジスタ３
には選択器２を介してメモリＢから読み出された
アドレス５の本来の命令であるNOPが保持され
る。以下同様に動作して、プログラムカウンタ１
の指示するアドレス本来の命令がパイプラインレ
ジスタ３に保持され、その入力には次に実行され
る可能性のあるすべての命令が選択器２を通して
セツトアツプされている事になる。以上の説明か
ら明らかな様に、本実施例によれば、条件分岐時
であつてもダミーサイクルを発生することなく、
かつアクセスするメモリアドレスを変更すること
なく、目的の命令を読み出して条件分岐を可能に
している。
第５図は、第２図と同じく同一プログラムを実
行する場合の従来例による命令格納位置と本発明
のパイプライン方式による命令格納位置の相違を
示す図である。第５図ａは第２図ａと全く同一の
従来例の命令格納位置を示し、第５図ｂは第６図
に示す第２の実施例を命令格納位置を示してい
る。第２図ｂに示す命令格納位置を示す図と異つ
ている点は、メモリＡおよびメモリＢには分岐先
を示すオペランド部分を格納しない事である。そ
の代わりにオペランド専用のメモリOPDを設け、
ここに従来方式と同じアドレスにオペランド（分
岐先アドレス）を格納する。
行する場合の従来例による命令格納位置と本発明
のパイプライン方式による命令格納位置の相違を
示す図である。第５図ａは第２図ａと全く同一の
従来例の命令格納位置を示し、第５図ｂは第６図
に示す第２の実施例を命令格納位置を示してい
る。第２図ｂに示す命令格納位置を示す図と異つ
ている点は、メモリＡおよびメモリＢには分岐先
を示すオペランド部分を格納しない事である。そ
の代わりにオペランド専用のメモリOPDを設け、
ここに従来方式と同じアドレスにオペランド（分
岐先アドレス）を格納する。
第６図は上記したメモリＡ，Ｂ，OPDを備え
た本発明の第２の実施例を示す図であり、第３図
に示す第１の実施例と同一部分には同一符号を付
してその説明を省略する。同図において、メモリ
Ａ，Ｂ，OPDはそれぞれ第５図ｂに示す命令・
オペランドを格納している。第６図に示す第２の
実施例の動作は、メモリOPDが加わつた事とメ
モリＡ，Ｂのビツト幅が減少したことを除けば、
第３図に示す第１の実施例の動作と同一である。
すなわち、第３図に示す第１の実施例において
は、分岐先アドレスはメモリＡに格納されてお
り、プログラムカウンタ１によつて読み出された
後、選択器２を介してパイプラインレジスタ３に
格納され、パイプラインレジスタ３からプログラ
ムメモリ１に分岐先アドレスＳ６として与えられ
た。しかし、第６図に示す第２の実施例において
は、分岐先アドレスはプログラムカウンタ１によ
つてアドレス指示されたメモリOPDから直接読
み出され、プログラムカウンタ１に与えられる。
したがつて、第２の実施例の動作は、第４図に示
すシーケンスチヤートとほぼ同様になる。わずか
に相違する点は、第４図に示すメモリＡの内容と
パイプラインレジスタ３の内容において、アドレ
スを示す数字がなくなり、その代わりに分岐時に
はメモリOPDから直接アドレスを示す数字が読
み出されて、アドレスカウンタ１に与えられるこ
とである。具体的には、例えばプログラムカンウ
タ１の値が２のときパイプラインレジスタ３に
JCが格納され、このときメモリOPDのアドレス
２から５が読み出され、アドレスカウンタ１に与
えられる。したがつて、第６図に示す実施例にお
いては、第３図に示す第１の実施例と同様の動作
が行なわれる。
た本発明の第２の実施例を示す図であり、第３図
に示す第１の実施例と同一部分には同一符号を付
してその説明を省略する。同図において、メモリ
Ａ，Ｂ，OPDはそれぞれ第５図ｂに示す命令・
オペランドを格納している。第６図に示す第２の
実施例の動作は、メモリOPDが加わつた事とメ
モリＡ，Ｂのビツト幅が減少したことを除けば、
第３図に示す第１の実施例の動作と同一である。
すなわち、第３図に示す第１の実施例において
は、分岐先アドレスはメモリＡに格納されてお
り、プログラムカウンタ１によつて読み出された
後、選択器２を介してパイプラインレジスタ３に
格納され、パイプラインレジスタ３からプログラ
ムメモリ１に分岐先アドレスＳ６として与えられ
た。しかし、第６図に示す第２の実施例において
は、分岐先アドレスはプログラムカウンタ１によ
つてアドレス指示されたメモリOPDから直接読
み出され、プログラムカウンタ１に与えられる。
したがつて、第２の実施例の動作は、第４図に示
すシーケンスチヤートとほぼ同様になる。わずか
に相違する点は、第４図に示すメモリＡの内容と
パイプラインレジスタ３の内容において、アドレ
スを示す数字がなくなり、その代わりに分岐時に
はメモリOPDから直接アドレスを示す数字が読
み出されて、アドレスカウンタ１に与えられるこ
とである。具体的には、例えばプログラムカンウ
タ１の値が２のときパイプラインレジスタ３に
JCが格納され、このときメモリOPDのアドレス
２から５が読み出され、アドレスカウンタ１に与
えられる。したがつて、第６図に示す実施例にお
いては、第３図に示す第１の実施例と同様の動作
が行なわれる。
尚、以上の実施例では分岐先が２つの場合を例
として説明したが、本発明はこれに限定されるも
のではなく、分岐先がＮ個ある場合も適用でき
る。この場合には、メモリをＮ個並列に設ける事
により実施可能となる。又、命令の格納位置も１
サイクル分の先読み位置としたが、２サイクル以
上分の先読み位置に格納した場合は、メモリのイ
ンターリーブが可能になる。
として説明したが、本発明はこれに限定されるも
のではなく、分岐先がＮ個ある場合も適用でき
る。この場合には、メモリをＮ個並列に設ける事
により実施可能となる。又、命令の格納位置も１
サイクル分の先読み位置としたが、２サイクル以
上分の先読み位置に格納した場合は、メモリのイ
ンターリーブが可能になる。
第７図は、本発明の第３の実施例を示すブロツ
ク図であり、３ウエイインターリーブを行うもの
である。本実施例ではプログラムカウンタＰ１と
メモリＭ１、プログラムカウンタＰ２とメモリＭ
２、プログラムカウンタＰ３とメモリＭ３の三つ
のユニツト間でインターリーブを行ない、見かけ
上各メモリＭ１，Ｍ２，Ｍ３が動作している速度
の３倍の速さで各メモリＭ１，Ｍ２，Ｍ３から命
令が読み出される。
ク図であり、３ウエイインターリーブを行うもの
である。本実施例ではプログラムカウンタＰ１と
メモリＭ１、プログラムカウンタＰ２とメモリＭ
２、プログラムカウンタＰ３とメモリＭ３の三つ
のユニツト間でインターリーブを行ない、見かけ
上各メモリＭ１，Ｍ２，Ｍ３が動作している速度
の３倍の速さで各メモリＭ１，Ｍ２，Ｍ３から命
令が読み出される。
第７図に示す実施例の動作について次に説明す
る。プログラムカウンタＰ１，Ｐ２，Ｐ３は実行
部４から出力されるプログラムカウンタ制御信号
Ｓ４ａ，Ｓ４ｂ，Ｓ４ｃによつて順番に更新され
る。そして、各メモリＭ１，Ｍ２，Ｍ３のアドレ
スＮには、従来の方式においてアドレスＮに格納
される命令の３サイクル後に実行される可能性の
あるすべての命令が格納されている。選択器２は
上記各メモリＭ１，Ｍ２，Ｍ３の出力を順番に選
択し、更に選択されたメモリＭ１，Ｍ２，Ｍ３か
ら出力されている複数の命令のなかから次に実行
するべき命令を実行部４からの選択信号Ｓ３に従
つて一つ選択する。パイプラインレジスタ３は、
選択器２で選択された命令を一時保持する。実行
部４は、パイプラインレジスタ３に一時保持され
た命令に従つて選択器２へ選択信号Ｓ３を出力す
るとともに、三つのプログラムカウンタＰ１，Ｐ
２，Ｐ３のうち順次選択されるいずれか一つのプ
ログラムカウンタにプログラムカウンタ制御信号
Ｓ４ａ，Ｓ４ｂ，Ｓ４ｃを出力する。
る。プログラムカウンタＰ１，Ｐ２，Ｐ３は実行
部４から出力されるプログラムカウンタ制御信号
Ｓ４ａ，Ｓ４ｂ，Ｓ４ｃによつて順番に更新され
る。そして、各メモリＭ１，Ｍ２，Ｍ３のアドレ
スＮには、従来の方式においてアドレスＮに格納
される命令の３サイクル後に実行される可能性の
あるすべての命令が格納されている。選択器２は
上記各メモリＭ１，Ｍ２，Ｍ３の出力を順番に選
択し、更に選択されたメモリＭ１，Ｍ２，Ｍ３か
ら出力されている複数の命令のなかから次に実行
するべき命令を実行部４からの選択信号Ｓ３に従
つて一つ選択する。パイプラインレジスタ３は、
選択器２で選択された命令を一時保持する。実行
部４は、パイプラインレジスタ３に一時保持され
た命令に従つて選択器２へ選択信号Ｓ３を出力す
るとともに、三つのプログラムカウンタＰ１，Ｐ
２，Ｐ３のうち順次選択されるいずれか一つのプ
ログラムカウンタにプログラムカウンタ制御信号
Ｓ４ａ，Ｓ４ｂ，Ｓ４ｃを出力する。
以上の動作説明から明らかな様に、例えばプロ
グラムカウンタＰ１の値が更新され、メモリＭ１
に対して新しいアドレスが指示されてから３サイ
クル後に、選択器２によりメモリＭ１から読み出
された複数の命令の一つが選択・出力される。こ
こで、前記した様にメモリＭ１には３サイクル後
に実行される可能性のある全ての命令が記憶され
ているから、ダミーサイクルを発生することな
く、しかもアクセスするメモリアドレスを変更す
ることなく、次に実行される命令が読み出せるこ
とになる。
グラムカウンタＰ１の値が更新され、メモリＭ１
に対して新しいアドレスが指示されてから３サイ
クル後に、選択器２によりメモリＭ１から読み出
された複数の命令の一つが選択・出力される。こ
こで、前記した様にメモリＭ１には３サイクル後
に実行される可能性のある全ての命令が記憶され
ているから、ダミーサイクルを発生することな
く、しかもアクセスするメモリアドレスを変更す
ることなく、次に実行される命令が読み出せるこ
とになる。
上記した第３の実施例では３ウエイインターリ
ーブの場合を想定したが、本発明は言うまでもな
くこれに限定されるものではない。又、前記第１
及び第２及び第３の実施例では、選択手段２の後
に一時保持用のパイプラインレジスタ３を設けた
が、本発明はこれに限定されるものではなく、こ
れらを入れ換えて一時保持手段の後に選択手段を
設けてもよい。
ーブの場合を想定したが、本発明は言うまでもな
くこれに限定されるものではない。又、前記第１
及び第２及び第３の実施例では、選択手段２の後
に一時保持用のパイプラインレジスタ３を設けた
が、本発明はこれに限定されるものではなく、こ
れらを入れ換えて一時保持手段の後に選択手段を
設けてもよい。
以上の説明から明らかな様に、本発明によれ
ば、ダミーサイクルを発生することのない、しか
もアクセスするメモリアドレスを変更することの
ないパイプライン構成、インターリーブ構成を採
用することが可能となり、その結果マイクロプロ
グラム制御機器の一層の高速化を図ることが可能
になる。
ば、ダミーサイクルを発生することのない、しか
もアクセスするメモリアドレスを変更することの
ないパイプライン構成、インターリーブ構成を採
用することが可能となり、その結果マイクロプロ
グラム制御機器の一層の高速化を図ることが可能
になる。
本発明の採用が最も顕著な効果を発揮する例と
して、半導体記憶素子や大規模集積論理回路等を
試験するIC試験装置のパターン発生器の制御部
への適用があげられる。しかし、本発明はこれに
限定されるものではなく、広くマイクロプログラ
ム制御機器に応用できることは言うまでもない。
して、半導体記憶素子や大規模集積論理回路等を
試験するIC試験装置のパターン発生器の制御部
への適用があげられる。しかし、本発明はこれに
限定されるものではなく、広くマイクロプログラ
ム制御機器に応用できることは言うまでもない。
又、本発明における記憶手段への命令格納位置
の編集はリフトウエアによつて行なつても良い
し、専用のハードウエアによつて行なつても良い
し、両者の組み合せによつて行なつても良い。
の編集はリフトウエアによつて行なつても良い
し、専用のハードウエアによつて行なつても良い
し、両者の組み合せによつて行なつても良い。
第１図ａは従来の命令格納位置を示す説明図、
第１図ｂは本発明のマイクロプログラム制御機器
のパイプライン方式による命令格納位置を示す説
明図、第２図ａは従来の命令格納位置の具体例を
示す図、第２図ｂは本発明のマイクロプログラム
制御機器のパイプライン方式による命令格納位置
を示す第１の例を示す図、第３図は本発明のマイ
クロプログラム制御機器のパイプライン方式の第
１の実施例を示すブロツク図、第４図は第３図に
示す第１の実施例の動作を示すシーケンスチヤー
ト、第５図ａは従来の命令格納位置の具体例を示
す図、第５図ｂは本発明のマイクロプログラム制
御機器のパイプライン方式による命令格納位置の
他の具体例を示す図、第６図は本発明のマイクロ
プログラム制御機器のパイプライン方式の第２の
実施例を示すブロツク図、第７図は本発明のマイ
クロプログラム制御機器のパイプライン方式の第
３の実施例を示すブロツク図である。 １，Ｐ１，Ｐ２，Ｐ３……プログラムカウン
タ、２……選択器、３……パイプラインレジス
タ、４……実行部、５……レジスタフアイル、
Ａ，Ｂ，OPD，Ｍ１，Ｍ２，Ｍ３……メモリ。
第１図ｂは本発明のマイクロプログラム制御機器
のパイプライン方式による命令格納位置を示す説
明図、第２図ａは従来の命令格納位置の具体例を
示す図、第２図ｂは本発明のマイクロプログラム
制御機器のパイプライン方式による命令格納位置
を示す第１の例を示す図、第３図は本発明のマイ
クロプログラム制御機器のパイプライン方式の第
１の実施例を示すブロツク図、第４図は第３図に
示す第１の実施例の動作を示すシーケンスチヤー
ト、第５図ａは従来の命令格納位置の具体例を示
す図、第５図ｂは本発明のマイクロプログラム制
御機器のパイプライン方式による命令格納位置の
他の具体例を示す図、第６図は本発明のマイクロ
プログラム制御機器のパイプライン方式の第２の
実施例を示すブロツク図、第７図は本発明のマイ
クロプログラム制御機器のパイプライン方式の第
３の実施例を示すブロツク図である。 １，Ｐ１，Ｐ２，Ｐ３……プログラムカウン
タ、２……選択器、３……パイプラインレジス
タ、４……実行部、５……レジスタフアイル、
Ａ，Ｂ，OPD，Ｍ１，Ｍ２，Ｍ３……メモリ。
Claims (1)
- 【特許請求の範囲】 １ 命令を格納する為の記憶手段と、該記憶手段
にアドレス信号を出力するアドレス指定手段と、
該アドレス指定手段により上記記憶手段から読み
出される複数の命令のうちから１つの命令を選択
する選択手段と、選択された命令を一時保持する
保持手段と、該一時保持された命令を解読し、そ
の命令内容に応じた指示を各部に与える実行部と
からなり、上記記憶手段に格納された命令を順次
実行することにより、上記アドレス指定手段から
Ａ０，Ａ１，Ａ２，Ａ３……At，Ａ（ｔ＋１）…
…なる所望のアドレス系列をクロツクサイクル毎
に発生するマイクロプログラム制御機器のパイプ
ライン方式であつて、 上記記憶手段は、第１の記憶手段と第２の記憶
手段とからなり、あるクロツクサイクルｔで発生
したアドレスを元にして、次のクロツクサイクル
ｔ＋１において発生するアドレスを規定する為に
必要なアドレス増分あるいは直接のアドレス値を
示す情報を明示的あるいは暗黙的に有した命令を
上記第１の記憶手段における上記クロツクサイク
ルｔで発生したアドレスから１減じたアドレスに
格納しておくことともに、該命令が分岐命令のと
きは次のクロツクサイクルｔ＋１での発生アドレ
スを元にして更に次のクロツクサイクルｔ＋２で
のアドレスを発生するのに必要な命令を上記第２
の記憶手段における上記クロツクサイクルｔで発
生したアドレスに格納し、 上記実行部は、上記保持手段に保持された命令
の有するアドレス増分及び上記アドレス指定手段
の指定するアドレスとの演算結果あるいは該命令
が指定する直接のアドレス値をもつて上記アドレ
ス指定手段の内容を更新するように構成したこと
を特徴とするマイクロプログラム制御機器のパイ
プライン方式。 ２ 上記記憶手段が、分岐先アドレスを示すオペ
ランドデータを、分岐元のアドレスに格納した第
３の記憶手段も有することを特徴とする特許請求
の範囲第１項に記載のマイクロプログラム制御機
器のパイプライン方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP331883A JPS59128642A (ja) | 1983-01-14 | 1983-01-14 | マイクロプログラム制御機器のパイプライン方式 |
| PCT/JP1984/000002 WO1984002785A1 (fr) | 1983-01-14 | 1984-01-11 | Systeme de pipeline pour unite de commande de microprogramme |
| EP19840900531 EP0142562B1 (en) | 1983-01-14 | 1984-01-11 | Pipeline system for microprogram control unit |
| DE8484900531T DE3483875D1 (de) | 1983-01-14 | 1984-01-11 | Pipelinesystem fuer mikroprogrammsteuereinheit. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP331883A JPS59128642A (ja) | 1983-01-14 | 1983-01-14 | マイクロプログラム制御機器のパイプライン方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59128642A JPS59128642A (ja) | 1984-07-24 |
| JPH0559450B2 true JPH0559450B2 (ja) | 1993-08-31 |
Family
ID=11554004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP331883A Granted JPS59128642A (ja) | 1983-01-14 | 1983-01-14 | マイクロプログラム制御機器のパイプライン方式 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0142562B1 (ja) |
| JP (1) | JPS59128642A (ja) |
| DE (1) | DE3483875D1 (ja) |
| WO (1) | WO1984002785A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62501940A (ja) * | 1985-02-20 | 1987-07-30 | マジエラン コ−ポレイシヨン（オ−ストラリア）プロプライエタリ リミテイツド | マイクロプログラム・コントロ−ラの改良 |
| JPS63247833A (ja) * | 1987-04-02 | 1988-10-14 | Hitachi Ltd | 条件分岐命令制御方法 |
| JPH0421129A (ja) * | 1990-05-16 | 1992-01-24 | Nec Corp | 命令キャッシュ装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5231692B2 (ja) * | 1971-01-25 | 1977-08-16 | ||
| JPS529342B2 (ja) * | 1971-10-09 | 1977-03-15 | ||
| US3800293A (en) * | 1972-12-26 | 1974-03-26 | Ibm | Microprogram control subsystem |
| DE2445390C3 (de) * | 1974-09-23 | 1979-02-01 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Überlappt betriebener, taktgesteuerter Speicher |
| JPS5169965A (en) * | 1974-12-14 | 1976-06-17 | Fujitsu Ltd | Maikuro puroguramuseigihoshiki |
| JPS5244535A (en) * | 1975-10-06 | 1977-04-07 | Hitachi Ltd | Information processing equipment |
-
1983
- 1983-01-14 JP JP331883A patent/JPS59128642A/ja active Granted
-
1984
- 1984-01-11 DE DE8484900531T patent/DE3483875D1/de not_active Expired - Lifetime
- 1984-01-11 WO PCT/JP1984/000002 patent/WO1984002785A1/ja not_active Ceased
- 1984-01-11 EP EP19840900531 patent/EP0142562B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0142562B1 (en) | 1990-12-27 |
| EP0142562A1 (en) | 1985-05-29 |
| WO1984002785A1 (fr) | 1984-07-19 |
| EP0142562A4 (en) | 1986-04-15 |
| JPS59128642A (ja) | 1984-07-24 |
| DE3483875D1 (de) | 1991-02-07 |
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