JPH0554278B2 - - Google Patents
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- JPH0554278B2 JPH0554278B2 JP59004811A JP481184A JPH0554278B2 JP H0554278 B2 JPH0554278 B2 JP H0554278B2 JP 59004811 A JP59004811 A JP 59004811A JP 481184 A JP481184 A JP 481184A JP H0554278 B2 JPH0554278 B2 JP H0554278B2
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- film
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- forming
- insulating film
- vacuum chamber
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、オールハードメタル系の超電導多層
配線の構造に係り、特にその製造方法に関するも
のである。
配線の構造に係り、特にその製造方法に関するも
のである。
一般に、ハードメタルを用いた超電導多層配線
は第１図に示す様な構造を有している。超電導膜
には、Nb、MoN、Nb3Al膜等を、また、層間絶
縁膜には、SiOを用いている。すなわち、Si基板
上１１に磁気遮蔽板であるグランドプレーン１
２、第１の層間絶縁膜１３、下部電極１４、第２
の接合用層間絶縁膜１６、上部電極１７、第３の
層間絶縁膜１８、制御線電極１９および保護膜２
０などが順次積層して被着される。この様な従来
の超電導集積回路において上部電極１７の一部が
下部電極１４と重なる箇所、また、制御線電極１
９の一部が上部電極１７と重なる箇所において、
第１図に示す様に段差が生じ、動作特性が低下す
る欠点があつた。すなわち、制御線電極１９に、
第１図に示す様な急峻な段差が生じると、この段
差によつて電極パターンが段切れを生じたり、ま
た細りが生じたりして、動作特性のマージンが大
幅に低下してしまう。この様な急峻な段差は、高
密度超電導多層配線を形成するためには制御線電
極１９を始めとして下部電極１４、上部電極１７
の段差を無くし平坦化することが必要である。特
にハードメタルは、各電極パターンを形成するの
にイオンエツチングやプラズマエツチングによつ
て形成するために、各電極パターンの側面の傾き
は、ほぼ80度にも達するので、上記段差は、ます
ます大きくなり問題となつていた。
は第１図に示す様な構造を有している。超電導膜
には、Nb、MoN、Nb3Al膜等を、また、層間絶
縁膜には、SiOを用いている。すなわち、Si基板
上１１に磁気遮蔽板であるグランドプレーン１
２、第１の層間絶縁膜１３、下部電極１４、第２
の接合用層間絶縁膜１６、上部電極１７、第３の
層間絶縁膜１８、制御線電極１９および保護膜２
０などが順次積層して被着される。この様な従来
の超電導集積回路において上部電極１７の一部が
下部電極１４と重なる箇所、また、制御線電極１
９の一部が上部電極１７と重なる箇所において、
第１図に示す様に段差が生じ、動作特性が低下す
る欠点があつた。すなわち、制御線電極１９に、
第１図に示す様な急峻な段差が生じると、この段
差によつて電極パターンが段切れを生じたり、ま
た細りが生じたりして、動作特性のマージンが大
幅に低下してしまう。この様な急峻な段差は、高
密度超電導多層配線を形成するためには制御線電
極１９を始めとして下部電極１４、上部電極１７
の段差を無くし平坦化することが必要である。特
にハードメタルは、各電極パターンを形成するの
にイオンエツチングやプラズマエツチングによつ
て形成するために、各電極パターンの側面の傾き
は、ほぼ80度にも達するので、上記段差は、ます
ます大きくなり問題となつていた。
本発明の目的は、従来のハードメタルを用いた
超電導多層配線を有する上記問題を解決し、各電
極パターンの段差を減少し、動作マージンの大き
な、超電導多層配線の製造方法を提供することに
ある。
超電導多層配線を有する上記問題を解決し、各電
極パターンの段差を減少し、動作マージンの大き
な、超電導多層配線の製造方法を提供することに
ある。
上記目的を達成するために、本発明は、所定の
膜厚を有する耐熱性高分子樹脂の硬化膜（以下、
単に樹脂膜と記す）を、各層に対して次の様に用
いた。すなわち、第１の層間絶縁膜には樹脂膜
を、第２の接合用層間絶縁膜および第３の層間絶
縁膜には、樹脂膜と無機質膜の２層膜を用いた。
すなわち、第２、第３の層間絶縁膜に２層膜を用
いたのはスルーホールを形成するために、不要レ
ジストを除去する際のストツパの役目を持たせた
ものである。
膜厚を有する耐熱性高分子樹脂の硬化膜（以下、
単に樹脂膜と記す）を、各層に対して次の様に用
いた。すなわち、第１の層間絶縁膜には樹脂膜
を、第２の接合用層間絶縁膜および第３の層間絶
縁膜には、樹脂膜と無機質膜の２層膜を用いた。
すなわち、第２、第３の層間絶縁膜に２層膜を用
いたのはスルーホールを形成するために、不要レ
ジストを除去する際のストツパの役目を持たせた
ものである。
以下、実施例について詳細に説明する。
本発明によつて形成した超電導多層配線の断面
図を第２図に示す。
図を第２図に示す。
超電導膜には、MoN膜を、層間絶縁膜にはポ
リイミド系樹脂、ここではポリイミド−イソイン
ドロキナゾリンデイオン（Ｐolyimide−ｉ
soindro−ｑuinazolindion、以下、本実施例では
PIQ（日立化成の商品名）を用いた）の樹脂膜を、
また、無機質膜にはSiO膜を用いた。
リイミド系樹脂、ここではポリイミド−イソイン
ドロキナゾリンデイオン（Ｐolyimide−ｉ
soindro−ｑuinazolindion、以下、本実施例では
PIQ（日立化成の商品名）を用いた）の樹脂膜を、
また、無機質膜にはSiO膜を用いた。
基板には、直径50mmφ、厚さ350μｍ＜100＞の
Si基板２１を用いた。（なお、Si基板上には600n
ｍの熱酸化膜SiO2膜が施してあるが、図面を簡
略にして理解を容易とするために省略した。） このSi基板２１上にMoN膜を圧力5mTorrの
10％N2−Ar混合ガス中において高速スパツタ法
により膜厚200nｍ被着しグランドプレーン２２
とした。次に、第１層間絶縁膜２３としてPIQを
溶媒（例えば、Ｎメチル２ピロリトンＮ，Ｎジメ
チルアセトアミドの１：１の混合液など）に溶解
した液をスピン塗布法により膜厚300nｍ形成し
た。その後、350℃、１時間の熱処理を行ない硬
化させ、第１層間絶縁膜２３とした。次に、Si基
板２１を真空槽内に挿入しこの上に下部電極用の
MoNをグランドプレーンと同じ条件で膜厚200n
ｍ被着した。真空槽内より取り出した後に引続い
て、MoNをイオンエツチングするレジストマス
クを次の条件で形成した。AZ1350J（米国、シプ
レー社の商品名）レジストをMoN上に1μｍの厚
さに形成し、引続いて空気中において70℃、30分
間のプリベークを行つた。次に、所望パターンを
露光後、アルカリ現像液を用いて90秒間の現像処
理を行つた。現像液の組成はAZ現像液（ヘキス
ト社製）：水＝１：１を用いた。この後、ポスト
ベーク処理はレジストの形状を保つために行なわ
なかつた。次に、このレジストマスクを形成した
Si基板２１を真空槽に挿入し、４×10-7Torrに
減圧した後、Ar圧力１×10-4Torr、加速電圧
600eV、イオン電流密度500μA／cm2の条件でイオ
ンエツチングを行つた。エツチング後、MoN膜
上の不要レジストをO2ガスによるプラズマ灰化
により除去し、下部電極２４を形成した。次に、
第２の接合用層間絶縁膜２７を、第１層間絶縁膜
と同様にPIQ２６をスピン塗布法により膜厚270n
ｍ形成した。その後、350℃、１時間の熱処理を
行ない硬化させた後、Si基板２１を真空槽に挿入
しSiO膜３１を50nｍ被着した。その後、真空槽
より取り出して、第２接合用層間絶縁膜２６，３
１のレジストマスクを次の条件で形成した。AZ
レジストを第２接合用層間絶縁膜２６，３１上に
0.8μｍの厚さに形成し、引続いて、空気中におい
て70℃、30分間のプリベークを行つた。
Si基板２１を用いた。（なお、Si基板上には600n
ｍの熱酸化膜SiO2膜が施してあるが、図面を簡
略にして理解を容易とするために省略した。） このSi基板２１上にMoN膜を圧力5mTorrの
10％N2−Ar混合ガス中において高速スパツタ法
により膜厚200nｍ被着しグランドプレーン２２
とした。次に、第１層間絶縁膜２３としてPIQを
溶媒（例えば、Ｎメチル２ピロリトンＮ，Ｎジメ
チルアセトアミドの１：１の混合液など）に溶解
した液をスピン塗布法により膜厚300nｍ形成し
た。その後、350℃、１時間の熱処理を行ない硬
化させ、第１層間絶縁膜２３とした。次に、Si基
板２１を真空槽内に挿入しこの上に下部電極用の
MoNをグランドプレーンと同じ条件で膜厚200n
ｍ被着した。真空槽内より取り出した後に引続い
て、MoNをイオンエツチングするレジストマス
クを次の条件で形成した。AZ1350J（米国、シプ
レー社の商品名）レジストをMoN上に1μｍの厚
さに形成し、引続いて空気中において70℃、30分
間のプリベークを行つた。次に、所望パターンを
露光後、アルカリ現像液を用いて90秒間の現像処
理を行つた。現像液の組成はAZ現像液（ヘキス
ト社製）：水＝１：１を用いた。この後、ポスト
ベーク処理はレジストの形状を保つために行なわ
なかつた。次に、このレジストマスクを形成した
Si基板２１を真空槽に挿入し、４×10-7Torrに
減圧した後、Ar圧力１×10-4Torr、加速電圧
600eV、イオン電流密度500μA／cm2の条件でイオ
ンエツチングを行つた。エツチング後、MoN膜
上の不要レジストをO2ガスによるプラズマ灰化
により除去し、下部電極２４を形成した。次に、
第２の接合用層間絶縁膜２７を、第１層間絶縁膜
と同様にPIQ２６をスピン塗布法により膜厚270n
ｍ形成した。その後、350℃、１時間の熱処理を
行ない硬化させた後、Si基板２１を真空槽に挿入
しSiO膜３１を50nｍ被着した。その後、真空槽
より取り出して、第２接合用層間絶縁膜２６，３
１のレジストマスクを次の条件で形成した。AZ
レジストを第２接合用層間絶縁膜２６，３１上に
0.8μｍの厚さに形成し、引続いて、空気中におい
て70℃、30分間のプリベークを行つた。
次に、所望パターンを露光後、アルカリ現像液
を用いて90秒間の現像処理を行つた。現像組成
は、下部電極２４に用いたのと同じである。次
に、このレジストマスクを形成したSi基板２１を
真空槽内に挿入し、４×10-7Torrに減圧した後、
Ar圧力１×10-4Torr、加速電圧600eV、イオン
電流密度500μA／cm2の条件でイオンエツチングを
行ないスルホールを形成した。エツチング後、真
空槽より取り出して、PIQ２６とSiO３１二層膜
上の不要レジストをO2ガスによるプラズマアツ
シヤにより除去し、第２接合用層間絶縁膜２６，
３１を形成した。
を用いて90秒間の現像処理を行つた。現像組成
は、下部電極２４に用いたのと同じである。次
に、このレジストマスクを形成したSi基板２１を
真空槽内に挿入し、４×10-7Torrに減圧した後、
Ar圧力１×10-4Torr、加速電圧600eV、イオン
電流密度500μA／cm2の条件でイオンエツチングを
行ないスルホールを形成した。エツチング後、真
空槽より取り出して、PIQ２６とSiO３１二層膜
上の不要レジストをO2ガスによるプラズマアツ
シヤにより除去し、第２接合用層間絶縁膜２６，
３１を形成した。
次に、トンネル接合を形成するために、Si基板
２１を真空槽内に挿入し４×10-7Torrまで減圧
した後、下部電極２４の露出部の表面クリーニン
グを、次の条件で行つた。すなわちAr圧力
3mTorr、電圧800V、クリーニング時間20分であ
る。この後、一度、４×10-7Torrまで減圧した
後、純O2ガスを真空槽内に注入し、１気圧にし
た後、基板温度40℃、処理時間30分間の熱酸化処
理を行ない、トンネル接合２５を形成した。この
後、再び４×10-7Torrまで減圧した後、高速ス
パツタ法によりMoNを膜厚400nｍ全面被着した。
この後、真空槽内に取り出し、上部電極２７用の
レジストマスクを形成した。レジストマスクの形
成条件は、下部電極２４と同様に行つた。また、
イオンエツチングの条件も下部電極２４と同様に
行つた。エツチング後、真空槽内より取り出し、
O2ガスによるプラズマアツシヤにより除去し、
上部電極２７を形成した。
２１を真空槽内に挿入し４×10-7Torrまで減圧
した後、下部電極２４の露出部の表面クリーニン
グを、次の条件で行つた。すなわちAr圧力
3mTorr、電圧800V、クリーニング時間20分であ
る。この後、一度、４×10-7Torrまで減圧した
後、純O2ガスを真空槽内に注入し、１気圧にし
た後、基板温度40℃、処理時間30分間の熱酸化処
理を行ない、トンネル接合２５を形成した。この
後、再び４×10-7Torrまで減圧した後、高速ス
パツタ法によりMoNを膜厚400nｍ全面被着した。
この後、真空槽内に取り出し、上部電極２７用の
レジストマスクを形成した。レジストマスクの形
成条件は、下部電極２４と同様に行つた。また、
イオンエツチングの条件も下部電極２４と同様に
行つた。エツチング後、真空槽内より取り出し、
O2ガスによるプラズマアツシヤにより除去し、
上部電極２７を形成した。
次に、第３の層間絶縁膜２８，３２を、第１、
第２の層間絶膜と同様にPIQ２８をスピン塗布法
により膜厚550nｍ形成した。350℃、１時間の熱
処理後、Si基板２１を真空槽に挿入しSiO膜３２
を80nｍ被着した。その後、真空槽より取り出し
て、上部電極２７との接合用のレジストマスクを
次の条件で形成した。すなわち、Azレジストを
第３層間絶縁膜２８，３２上に1.2μｍの厚さに形
成し、引続いて空気中において70℃、30分間のプ
リベークを行つた。次に、所望パターンを露光
後、アルカリ現像液を用いて90秒間の現像処理を
行つた。次のこのレジストマスクを形成したSi基
板２１を真空槽内に挿入し、４×10-7Torrに減
圧した後、Ar圧力１×10-4Torr、加速電圧
600eV、イオン電流密度500μA／cm2の条件でイオ
ンエツチングを行ない接合用スルーホールを形成
した。この後、真空槽内より取り出して、PIQ２
８とSiO３２二層膜上の不要レジストをO2ガスに
よるプラズマアツシヤ処理により除去し、第３の
層間絶縁膜２８，３２を形成した。
第２の層間絶膜と同様にPIQ２８をスピン塗布法
により膜厚550nｍ形成した。350℃、１時間の熱
処理後、Si基板２１を真空槽に挿入しSiO膜３２
を80nｍ被着した。その後、真空槽より取り出し
て、上部電極２７との接合用のレジストマスクを
次の条件で形成した。すなわち、Azレジストを
第３層間絶縁膜２８，３２上に1.2μｍの厚さに形
成し、引続いて空気中において70℃、30分間のプ
リベークを行つた。次に、所望パターンを露光
後、アルカリ現像液を用いて90秒間の現像処理を
行つた。次のこのレジストマスクを形成したSi基
板２１を真空槽内に挿入し、４×10-7Torrに減
圧した後、Ar圧力１×10-4Torr、加速電圧
600eV、イオン電流密度500μA／cm2の条件でイオ
ンエツチングを行ない接合用スルーホールを形成
した。この後、真空槽内より取り出して、PIQ２
８とSiO３２二層膜上の不要レジストをO2ガスに
よるプラズマアツシヤ処理により除去し、第３の
層間絶縁膜２８，３２を形成した。
次に、Si基板２１を真空槽内に挿入しこの上に
制御線電極用のMoNをグランドプレーン２２、
下部電極２４、上部電極２７と同じ条件で高速ス
パツタ法により膜厚800nｍ被着した。
制御線電極用のMoNをグランドプレーン２２、
下部電極２４、上部電極２７と同じ条件で高速ス
パツタ法により膜厚800nｍ被着した。
被着後、真空槽内より取り出した後に、引続い
て、MoNをイオンエツチングするためのレジス
トマスクを、次の条件で形成した。すなわち、
AzレジストをMoN上に1.5μｍの厚さに形成し、
空気中において、70℃、30分間のプリベークを行
つた。次に2.5μｍの線幅から成る制御線電極ホト
マスクを用いて露光を行つた。引続いて、アルカ
リ現像液を用いて現像しレジストマスクを形成し
た。次に、このレジストマスクを形成したSi基板
２１を真空槽内に挿入し、４×10-7Torrに減圧
した後、イオンエツチングを行つた。イオンエツ
チングの条件は、グランドプレーン２２、下部電
極２４、上部電極２７と同じ条件で行つた。エツ
チング終了後、真空槽内より取り出し、O2ガス
によるプラズマアツシヤにより不要レジストを除
去し制御線電極２９を形成した。最後に保護膜３
０としてPIQ膜３０をスピン塗布法により膜厚
1.5μｍ形成した。350℃、１時間の熱処理を行な
い、その後、イオンエツチングにより各電極のパ
ツド上のPIQ膜３０を除去し保護膜３０を形成し
完了した。レジストマスクおよびイオンエツチン
グの条件は、第２、第３の層間絶縁膜の形成と同
じである。また、不要レジストの除去は、O2ガ
スによるプラズマアツシヤによりPIQ膜の上にわ
ずかに不要レジストが残る程度に止めた。
て、MoNをイオンエツチングするためのレジス
トマスクを、次の条件で形成した。すなわち、
AzレジストをMoN上に1.5μｍの厚さに形成し、
空気中において、70℃、30分間のプリベークを行
つた。次に2.5μｍの線幅から成る制御線電極ホト
マスクを用いて露光を行つた。引続いて、アルカ
リ現像液を用いて現像しレジストマスクを形成し
た。次に、このレジストマスクを形成したSi基板
２１を真空槽内に挿入し、４×10-7Torrに減圧
した後、イオンエツチングを行つた。イオンエツ
チングの条件は、グランドプレーン２２、下部電
極２４、上部電極２７と同じ条件で行つた。エツ
チング終了後、真空槽内より取り出し、O2ガス
によるプラズマアツシヤにより不要レジストを除
去し制御線電極２９を形成した。最後に保護膜３
０としてPIQ膜３０をスピン塗布法により膜厚
1.5μｍ形成した。350℃、１時間の熱処理を行な
い、その後、イオンエツチングにより各電極のパ
ツド上のPIQ膜３０を除去し保護膜３０を形成し
完了した。レジストマスクおよびイオンエツチン
グの条件は、第２、第３の層間絶縁膜の形成と同
じである。また、不要レジストの除去は、O2ガ
スによるプラズマアツシヤによりPIQ膜の上にわ
ずかに不要レジストが残る程度に止めた。
本発明により、準プレーナ化が実現出来、従来
問題と成つていた段差急峻による各層間の段切れ
が皆無となり、動作マージンが大幅に向上した。
また、本発明に用いた耐熱性高分子樹脂PIQ膜
は、熱処理350℃以上を必要とするが、本実施例
に用いたMoN膜の超電導特性の変化は見られな
かつた。
問題と成つていた段差急峻による各層間の段切れ
が皆無となり、動作マージンが大幅に向上した。
また、本発明に用いた耐熱性高分子樹脂PIQ膜
は、熱処理350℃以上を必要とするが、本実施例
に用いたMoN膜の超電導特性の変化は見られな
かつた。
また、本発明において段差を減少させるには、
樹脂の粒度は2000cpsが使用上もつとも良いこと
が明らかとなつた。また、本発明で使用できる耐
熱性高分子樹脂は多くのものがあるが、例えば、
上記PIQ膜のポリイミド系樹脂以外にも、エポキ
シ系樹脂、ポリカーボネート系樹脂、ポリアミ
ド・イミド系樹脂などが用いることができる。
樹脂の粒度は2000cpsが使用上もつとも良いこと
が明らかとなつた。また、本発明で使用できる耐
熱性高分子樹脂は多くのものがあるが、例えば、
上記PIQ膜のポリイミド系樹脂以外にも、エポキ
シ系樹脂、ポリカーボネート系樹脂、ポリアミ
ド・イミド系樹脂などが用いることができる。
また、本発明で用いた、上記PIQ膜とSiO膜の
二層膜は、ハードメタルのイオンエツチング後に
おける不要レジスト除去の際、上層のSiO膜がス
トツパと成り、準プレーナ化を図る上で極めて効
果のあることが明らかとなつた。
二層膜は、ハードメタルのイオンエツチング後に
おける不要レジスト除去の際、上層のSiO膜がス
トツパと成り、準プレーナ化を図る上で極めて効
果のあることが明らかとなつた。
また、本発明は、他のハードメタルNbN、
Nb3Ge、Nb3Al、Nb3Sn等のプレーナ化を図る
上で極めて有効であることが明らかと成つた。
Nb3Ge、Nb3Al、Nb3Sn等のプレーナ化を図る
上で極めて有効であることが明らかと成つた。
第１図は従来法により作製した超電導多層配線
の断面図、第２図は本発明により作製した超電導
多層配線の断面図を示す。 １１，２１……Si基板、１２，２２……グラン
ドプレーン、１３，２３……第１層間絶縁膜、１
４，２４……下部電極、２５……トンネル接合、
１６，２６，３１……第２層間絶縁膜、１７，２
７……上部電極、１８，２８，３２……第３層間
絶縁膜、１９，２９……制御線電極、２０，３０
……保護膜。
の断面図、第２図は本発明により作製した超電導
多層配線の断面図を示す。 １１，２１……Si基板、１２，２２……グラン
ドプレーン、１３，２３……第１層間絶縁膜、１
４，２４……下部電極、２５……トンネル接合、
１６，２６，３１……第２層間絶縁膜、１７，２
７……上部電極、１８，２８，３２……第３層間
絶縁膜、１９，２９……制御線電極、２０，３０
……保護膜。
Claims (1)
- 【特許請求の範囲】 １ Si基板上にグランドプレーンを形成し、上記
グランドプレーン上に第１の層間絶縁膜を形成
し、上記第１の層間絶縁膜上に下部電極を形成す
る工程、 ２ 上記下部電極上に第２の層間絶縁膜として第
１の耐熱性高分子樹脂膜、第１の無機質膜を順次
形成する工程、 ３ 上記第２の層間絶縁膜にスルーホールを形成
し、上記スルーホール内の上記下部電極上にトン
ネル接合を形成し、上記第１の無機質膜及びトン
ネル接合上に上部電極を形成する工程、 ４ 上記上部電極上に第３の層間絶縁膜として第
２の耐熱性高分子樹脂膜、第２の無機質膜を順次
形成する工程、 ５ 上記第３の層間絶縁膜に接合用スルーホール
を形成する工程、 ６ 上記第２の無機質膜及び接合用スルーホール
内の上記上部電極上に制御線および保護膜を形成
する工程、を有することを特徴とする超電導多層
配線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004811A JPS60149181A (ja) | 1984-01-17 | 1984-01-17 | 超電導多層配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004811A JPS60149181A (ja) | 1984-01-17 | 1984-01-17 | 超電導多層配線の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60149181A JPS60149181A (ja) | 1985-08-06 |
| JPH0554278B2 true JPH0554278B2 (ja) | 1993-08-12 |
Family
ID=11594126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59004811A Granted JPS60149181A (ja) | 1984-01-17 | 1984-01-17 | 超電導多層配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60149181A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5232900A (en) * | 1988-06-09 | 1993-08-03 | Superconductor Development Corporation | Superconductor structure |
| JP2630639B2 (ja) * | 1988-10-25 | 1997-07-16 | 宇部興産株式会社 | Ｎｂ系超電導体の積層ポリイミド材料 |
| JP2827572B2 (ja) * | 1991-05-24 | 1998-11-25 | 日本電気株式会社 | 層状超伝導体回路とその製造方法 |
| JP4711249B2 (ja) | 2002-08-01 | 2011-06-29 | 独立行政法人産業技術総合研究所 | 超伝導集積回路及びその作製方法 |
| JP4822715B2 (ja) * | 2005-02-03 | 2011-11-24 | 国立大学法人埼玉大学 | 超伝導フォトン検出器 |
-
1984
- 1984-01-17 JP JP59004811A patent/JPS60149181A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60149181A (ja) | 1985-08-06 |
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