JPH0213466B2 - - Google Patents
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- JPH0213466B2 JPH0213466B2 JP59132925A JP13292584A JPH0213466B2 JP H0213466 B2 JPH0213466 B2 JP H0213466B2 JP 59132925 A JP59132925 A JP 59132925A JP 13292584 A JP13292584 A JP 13292584A JP H0213466 B2 JPH0213466 B2 JP H0213466B2
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- JP
- Japan
- Prior art keywords
- film
- forming
- lift
- geo
- mask
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、Pb合金系およびNb系ジヨセフソン
接合素子の作製に係り、特に接合用スルーホール
の作製方法に関する。
接合素子の作製に係り、特に接合用スルーホール
の作製方法に関する。
従来のジヨセフソン接合素子は、接合用スルー
ホールの作製方法に問題があり、設計寸法通りの
パターンが得られず各接合間において電流密度が
大幅にばらつき、論理、メモリ回路等の動作マー
ジンの低下の原因となつていた。
ホールの作製方法に問題があり、設計寸法通りの
パターンが得られず各接合間において電流密度が
大幅にばらつき、論理、メモリ回路等の動作マー
ジンの低下の原因となつていた。
まず、図を用いて従来の接合用スルーホールの
作製工程とその問題点について説明をする。
作製工程とその問題点について説明をする。
第１図ａ，ｂは従来のジヨセフソン接合素子の
接合用スルーホール作製工程を示す説明図であ
る。図において、１１は基板、１２はAZレジス
ト（米国シプレイ社商品名）で形成されたオーバ
ハングを有するレジストテンシルマスク（以下、
リフトオフマスクと言う）、１３はSiO膜である。
接合用スルーホール作製工程を示す説明図であ
る。図において、１１は基板、１２はAZレジス
ト（米国シプレイ社商品名）で形成されたオーバ
ハングを有するレジストテンシルマスク（以下、
リフトオフマスクと言う）、１３はSiO膜である。
第１図ａに示すように、リフトオフマスク１２
を用いて絶縁膜材料であるSiO膜１３を蒸着し、
溶媒によるリフトオフ処理をしてパターン作製を
行つていた。
を用いて絶縁膜材料であるSiO膜１３を蒸着し、
溶媒によるリフトオフ処理をしてパターン作製を
行つていた。
しかし、SiOは蒸着粒子の散乱が激しくリフト
オフマスク１２のオーバハングの底部および側壁
まで廻り込んで付着し、この後のリフトオフ処理
においては第１図ｂに示す様にバリ（点線丸印で
示した部分）等が残存し、設計寸法通りのスルー
ホールが作製できなかつた。このため、前述した
様に各接合間の電流密度のばらつきが論理、メモ
リ回路の動作マージンの低下をもたらす原因とな
つていた。
オフマスク１２のオーバハングの底部および側壁
まで廻り込んで付着し、この後のリフトオフ処理
においては第１図ｂに示す様にバリ（点線丸印で
示した部分）等が残存し、設計寸法通りのスルー
ホールが作製できなかつた。このため、前述した
様に各接合間の電流密度のばらつきが論理、メモ
リ回路の動作マージンの低下をもたらす原因とな
つていた。
本発明の目的は、バリ等のない設計寸法通りの
ジヨセフソン接合用スルーホールのパターンを備
えた素子の作製方法を提供することにある。
ジヨセフソン接合用スルーホールのパターンを備
えた素子の作製方法を提供することにある。
本発明は、これを実現するために絶縁膜材料を
種々変えて検討を行つた。すなわち、In2O3、
SnO2、GeO等を対象とした。この結果、GeOは
抵抗加熱法でも容易に蒸着ができて、しかも、蒸
着粒子の散乱がきわめて少なく、廻り込みの無い
ことが判明した。
種々変えて検討を行つた。すなわち、In2O3、
SnO2、GeO等を対象とした。この結果、GeOは
抵抗加熱法でも容易に蒸着ができて、しかも、蒸
着粒子の散乱がきわめて少なく、廻り込みの無い
ことが判明した。
第２図ａ，ｂは本発明による接合用スルーホー
ル作製の一説明図を示したものである。
ル作製の一説明図を示したものである。
ａは従来と同様基板２１上にオーバハング部を
有するリフトオフマスク２２を作製しGeO膜２
３を蒸着した後の断面形状を示したものである。
また、ｂはリフトオフ後のスルーホールパターン
の断面形状を示したものである。図で明らかな様
に、バリ等は皆無で、設計寸法通りのパターンが
作製されている。
有するリフトオフマスク２２を作製しGeO膜２
３を蒸着した後の断面形状を示したものである。
また、ｂはリフトオフ後のスルーホールパターン
の断面形状を示したものである。図で明らかな様
に、バリ等は皆無で、設計寸法通りのパターンが
作製されている。
なお、ジヨセフソン接合素子の作製工程は、フ
オトリフグラフイ技術にパターン作製とリフトオ
フ工程が、スルーホールの作製だけでなく種々の
工程で繰り返し行なわれる。各工程で作製される
リフトオフマスクはいずれもオーバハングを有す
るものが望ましく、本発明のジヨセフソン接合素
子の作製工程でも、種々の工程でそのリフトオフ
マスクを用いている。
オトリフグラフイ技術にパターン作製とリフトオ
フ工程が、スルーホールの作製だけでなく種々の
工程で繰り返し行なわれる。各工程で作製される
リフトオフマスクはいずれもオーバハングを有す
るものが望ましく、本発明のジヨセフソン接合素
子の作製工程でも、種々の工程でそのリフトオフ
マスクを用いている。
オーバハング部を有するリフトオフマスクの作
製方法は公知の技術であり、詳細は、例えば、
IBM Tech Bull.19.4048（1977）に記載されてい
る。
製方法は公知の技術であり、詳細は、例えば、
IBM Tech Bull.19.4048（1977）に記載されてい
る。
通常、ポジ型のAZ1350J（米国、シプレー社の
商品名）レジストが用いられる。リフトオフマス
クの作製は、パターン露光機、クロロベンゼン浸
漬処理によりレジスト表面に変質層を形成し、現
像処理時に露光させた部分の表面が現像液に対し
て、特に溶けにくくすることによりアンダカツト
を起させてオーバハングを形成する。
商品名）レジストが用いられる。リフトオフマス
クの作製は、パターン露光機、クロロベンゼン浸
漬処理によりレジスト表面に変質層を形成し、現
像処理時に露光させた部分の表面が現像液に対し
て、特に溶けにくくすることによりアンダカツト
を起させてオーバハングを形成する。
以下、実施例について詳細に説明する。
実施例 １
第３図ａ〜ｉは本発明の一実施例を示す作製工
程図で、同図ｉが完成したベース電極にNbN、
カウンタ電極にPb−In−Au合金を用いたジヨセ
フソン接合素子の主要部の断面図である。同図の
順番ａ〜ｉに対応させて主要工程を説明する。
程図で、同図ｉが完成したベース電極にNbN、
カウンタ電極にPb−In−Au合金を用いたジヨセ
フソン接合素子の主要部の断面図である。同図の
順番ａ〜ｉに対応させて主要工程を説明する。
(a)：基板には、50mmφ、厚さ400μｍ、＜100＞のSi
基板３１を用い、その上に200nｍの層間絶縁
膜であるGeO３２を被着形成する。次に、こ
の上にベース電極となるNbN膜３３を圧力５
ｍTorrの10％N2−Ar混合ガス中において直流
高速スパツタ法により膜厚200nｍ被着した。
基板３１を用い、その上に200nｍの層間絶縁
膜であるGeO３２を被着形成する。次に、こ
の上にベース電極となるNbN膜３３を圧力５
ｍTorrの10％N2−Ar混合ガス中において直流
高速スパツタ法により膜厚200nｍ被着した。
(b)：NbN膜３３をイオンエツチングするための
レジストマスクを次の条件で作製した。
AZ1350JレジストをNbN膜３３上膜厚1μｍ塗
布後、70℃、30分のプリベーク処理を行つた
後、高圧水銀ランプから放つ紫外光（７ｍｗ／
cm2）（360〜450nｍ）で15秒間のパターン露光
を行ない、次いで、現像をAZデベロツパー液
（米国シプレイ社製）：水＝１：１の組成の現像
液により90秒間現像してレジストパターン３４
形成した。この後、レジストパターン３４の断
面形状を保つためにポストベークは行なわなか
つた。
レジストマスクを次の条件で作製した。
AZ1350JレジストをNbN膜３３上膜厚1μｍ塗
布後、70℃、30分のプリベーク処理を行つた
後、高圧水銀ランプから放つ紫外光（７ｍｗ／
cm2）（360〜450nｍ）で15秒間のパターン露光
を行ない、次いで、現像をAZデベロツパー液
（米国シプレイ社製）：水＝１：１の組成の現像
液により90秒間現像してレジストパターン３４
形成した。この後、レジストパターン３４の断
面形状を保つためにポストベークは行なわなか
つた。
(c)：Si基板３１を真空槽に挿入し、一旦４×
10-7Torrに減圧した後、Ar圧力１×
10-4Torr、加速電圧600eV、イオン電流密度
0.5ｍＡ／cm2の条件でイオンエツチングを行つ
た。エツチング終了後、真空槽より基板３１を
取り出し、NbN膜３３上の不要レジストを酸
素ガスによるプラズマ灰化により除去し、ベー
ス電極３３を形成した。
10-7Torrに減圧した後、Ar圧力１×
10-4Torr、加速電圧600eV、イオン電流密度
0.5ｍＡ／cm2の条件でイオンエツチングを行つ
た。エツチング終了後、真空槽より基板３１を
取り出し、NbN膜３３上の不要レジストを酸
素ガスによるプラズマ灰化により除去し、ベー
ス電極３３を形成した。
(d)：次に接合用スルーホール形成のリフトオフマ
スク３５を次の条件で作製した。AZレジスト
をベース電極３３および層間絶縁膜３２上に膜
厚1.2μｍ塗布後、70℃、30分のプリベーク処理
を行つた後、照度７ｍｗ／cm2で20秒間のパター
ン露光を行ない、その後、クロロベンゼン浸漬
処理を10分間行ない、前述(b)と同じ組成で90秒
間現像して形成した。
スク３５を次の条件で作製した。AZレジスト
をベース電極３３および層間絶縁膜３２上に膜
厚1.2μｍ塗布後、70℃、30分のプリベーク処理
を行つた後、照度７ｍｗ／cm2で20秒間のパター
ン露光を行ない、その後、クロロベンゼン浸漬
処理を10分間行ない、前述(b)と同じ組成で90秒
間現像して形成した。
(e)：再び真空槽内においてArスパツタクリーニ
ングを行つた。この時の条件は、rfパワー5W、
Ar圧力３×10-3Torr、スパツタ時間５分であ
る。抵抗加熱法によりGeOを膜厚270nｍ蒸着
した。
ングを行つた。この時の条件は、rfパワー5W、
Ar圧力３×10-3Torr、スパツタ時間５分であ
る。抵抗加熱法によりGeOを膜厚270nｍ蒸着
した。
(f)：アセトン中でリフトオフを行ない、接合用ス
ルーホールを有する層間絶縁膜３６を形成し
た。
ルーホールを有する層間絶縁膜３６を形成し
た。
(g)：次に、カウンタ電極形成用のリフトオフマス
ク３７を、次の条件で作製した。AZレジスト
を層間絶縁膜３６上に膜厚1.5μｍ塗布後、70
℃、30分のプリベーク後、照度７ｍｗ／cm2で30
秒間のパターン露光を行ない、その後クロロベ
ンゼン浸漬処理を10分間行ない、現像は前述
(b)、(d)と同じ組成で90秒間の現像をして形成し
た。
ク３７を、次の条件で作製した。AZレジスト
を層間絶縁膜３６上に膜厚1.5μｍ塗布後、70
℃、30分のプリベーク後、照度７ｍｗ／cm2で30
秒間のパターン露光を行ない、その後クロロベ
ンゼン浸漬処理を10分間行ない、現像は前述
(b)、(d)と同じ組成で90秒間の現像をして形成し
た。
(h)：Si基板３１を真空槽に挿入し、真空度を一旦
４×10-7Torrまで減圧した後、スルーホール
中から露出しているベース電極３３面上をAr
スパツタクリーニングする。この時の条件は、
Ar圧力３×10-3Torr、加速電圧800V、スパツ
タ時間20分である。この後、一旦、４×
10-7Torrまで減圧した後、O2ガスを真空槽内
に注入し、１気圧にした後、基板温度40℃、酸
化時間30分間の熱酸化処理を行ない、トンネル
バリア３８を形成した。次に、真空槽内の真空
度を４×10-7Torrに減圧した後、抵抗加熱ヒ
ータによりPb、Au、Inの順に積層蒸着を行な
い膜厚400nｍを形成した。一例として、膜厚
はそれぞれ320nｍ、8nｍ、72nｍである。な
お、保護膜用のSiO膜は、本プロセスにおいて
は、腐食の問題がないので省略した。
４×10-7Torrまで減圧した後、スルーホール
中から露出しているベース電極３３面上をAr
スパツタクリーニングする。この時の条件は、
Ar圧力３×10-3Torr、加速電圧800V、スパツ
タ時間20分である。この後、一旦、４×
10-7Torrまで減圧した後、O2ガスを真空槽内
に注入し、１気圧にした後、基板温度40℃、酸
化時間30分間の熱酸化処理を行ない、トンネル
バリア３８を形成した。次に、真空槽内の真空
度を４×10-7Torrに減圧した後、抵抗加熱ヒ
ータによりPb、Au、Inの順に積層蒸着を行な
い膜厚400nｍを形成した。一例として、膜厚
はそれぞれ320nｍ、8nｍ、72nｍである。な
お、保護膜用のSiO膜は、本プロセスにおいて
は、腐食の問題がないので省略した。
(i)：リフトオフマスク３７を前記ベース電極３３
の作製時と同じ方法でアセント中でリフトオフ
を行ないカウンタ電極３９を形成した。次に保
護膜形成用のリフトオフマスク（図示せず）を
カウンタ電極形成用のリフトオフマスクと同じ
方法で作製した。リフトオフマスクの膜厚は、
後で被覆する保護膜４０の膜厚（例えば1μｍ）
が厚くなるので、リフトオフが簡単に行なえる
ことを考慮し、膜厚1.5μｍに設定し作製した。
真空槽に挿入し、Arスパツタクリーニングを
行つた後、GeOを膜厚1μｍを蒸着した。リフ
トオフは前述のカウンタ電極形成と同様な方法
で行ない、保護膜（SiO膜）４０を形成した。
の作製時と同じ方法でアセント中でリフトオフ
を行ないカウンタ電極３９を形成した。次に保
護膜形成用のリフトオフマスク（図示せず）を
カウンタ電極形成用のリフトオフマスクと同じ
方法で作製した。リフトオフマスクの膜厚は、
後で被覆する保護膜４０の膜厚（例えば1μｍ）
が厚くなるので、リフトオフが簡単に行なえる
ことを考慮し、膜厚1.5μｍに設定し作製した。
真空槽に挿入し、Arスパツタクリーニングを
行つた後、GeOを膜厚1μｍを蒸着した。リフ
トオフは前述のカウンタ電極形成と同様な方法
で行ない、保護膜（SiO膜）４０を形成した。
以上の工程によつて、本発明のベース電極
NbN、カウンタ電極Pb−In−Au合金から成るジ
ヨセフソン接合素子が完成した。
NbN、カウンタ電極Pb−In−Au合金から成るジ
ヨセフソン接合素子が完成した。
本発明によるジヨセフソン接合素子は、実施例
で述べたように絶縁膜材料GeOを用いた結果、
接合寸法は設計寸法に対して極めて忠実に仕上る
ことがSEM（走査型電子顕微鏡）観察像により明
らかとなり、接合特性の揃つた素子が確認され
た。
で述べたように絶縁膜材料GeOを用いた結果、
接合寸法は設計寸法に対して極めて忠実に仕上る
ことがSEM（走査型電子顕微鏡）観察像により明
らかとなり、接合特性の揃つた素子が確認され
た。
具体的な寸法の変動幅は、2.5μｍφで200個の
接合数で±３％が得られた。ちなみに、従来法で
は±11％程度である。
接合数で±３％が得られた。ちなみに、従来法で
は±11％程度である。
また、GeOは、素子特性等においても、Pb合
金との反応（相互拡散）やストレス等によるダメ
ージは一際見られず、かつ、絶縁耐圧も十分であ
り極めて安定な絶縁膜であることが明らかとなつ
た。
金との反応（相互拡散）やストレス等によるダメ
ージは一際見られず、かつ、絶縁耐圧も十分であ
り極めて安定な絶縁膜であることが明らかとなつ
た。
さらに、GeOは溶媒や水溶液に対しても溶解
流出することなく、極めて化学的に安定であるこ
とも明らかとなつた。
流出することなく、極めて化学的に安定であるこ
とも明らかとなつた。
以上、説明したように本発明で絶縁膜をSiOか
らGeOに置き換えたが、GeOの蒸着は従来プロ
セスをそのまま用いることが可能であり、特に問
題点はない。
らGeOに置き換えたが、GeOの蒸着は従来プロ
セスをそのまま用いることが可能であり、特に問
題点はない。
最後に、本発明を全Pb合金プロセス、またNb
系プロセスに適用したが、接合特性の優れた結果
を得ることが出来た。
系プロセスに適用したが、接合特性の優れた結果
を得ることが出来た。
第１図ａ，ｂは従来のジヨセフソン接合素子に
おける接合用スルーホールの作製工程説明図、第
２図ａ，ｂは本発明による接合用スルーホールの
作製工程説明図、第３図ａ〜ｉは本発明の一実施
例を示す工程図である。 １１，２１，３１……基板、１２，２２，……
リフトオフマスク、１３……SiO膜、２３……
GeO膜、３２……層間絶縁膜（SiO膜）、３３，
３５，３７……リフトオフマスク、３４，……ベ
ース電極（NbN膜）、３６……接合用層間絶縁膜
（GeO膜）、３８……トンネルバリア層、３９…
…カウンタ電極（Pb−Au−In膜）、４０……保
護膜（SiO膜）。
おける接合用スルーホールの作製工程説明図、第
２図ａ，ｂは本発明による接合用スルーホールの
作製工程説明図、第３図ａ〜ｉは本発明の一実施
例を示す工程図である。 １１，２１，３１……基板、１２，２２，……
リフトオフマスク、１３……SiO膜、２３……
GeO膜、３２……層間絶縁膜（SiO膜）、３３，
３５，３７……リフトオフマスク、３４，……ベ
ース電極（NbN膜）、３６……接合用層間絶縁膜
（GeO膜）、３８……トンネルバリア層、３９…
…カウンタ電極（Pb−Au−In膜）、４０……保
護膜（SiO膜）。
Claims (1)
- 【特許請求の範囲】 １ (a) 超電導薄膜よりなるベース電極を形成す
る工程、 (b) 上記ベース電極上に所定の形状のレジストマ
スクを形成する工程、 (c) 上記レジストマスクおよびベース電極上に、
蒸着によりGeO膜を形成する工程、 (d) 上記レジストマスク上のGeO膜を上記レジ
ストマスクと共に除去し、スルーホールを形成
する工程、 (e) 上記ベース電極の上記スルーホール中から露
出した部分にトンネルバリア層を形成する工
程、および (f) 上記トンネルバリア層を少なくとも覆つて、
超電導薄膜よりなるカウンタ電極を形成する工
程、 とを有することを特徴とするジヨセフソン接合素
子の作製方法。 ２ 上記蒸着によりGeO膜を形成する工程は、
抵抗加熱法による蒸着工程であることを特徴とす
る特許請求の範囲第１項記載のジヨセフソン接合
素子の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132925A JPS6113678A (ja) | 1984-06-29 | 1984-06-29 | ジヨセフソン接合素子の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132925A JPS6113678A (ja) | 1984-06-29 | 1984-06-29 | ジヨセフソン接合素子の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6113678A JPS6113678A (ja) | 1986-01-21 |
| JPH0213466B2 true JPH0213466B2 (ja) | 1990-04-04 |
Family
ID=15092711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59132925A Granted JPS6113678A (ja) | 1984-06-29 | 1984-06-29 | ジヨセフソン接合素子の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6113678A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS542542A (en) * | 1977-06-08 | 1979-01-10 | Hitachi Heating Appliance Co Ltd | High frequency heating device |
| JPS58212186A (ja) * | 1983-05-06 | 1983-12-09 | Hitachi Ltd | ジヨセフソン接合装置 |
-
1984
- 1984-06-29 JP JP59132925A patent/JPS6113678A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6113678A (ja) | 1986-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |