JPH0554697B2 - - Google Patents

Info

Publication number
JPH0554697B2
JPH0554697B2 JP60261483A JP26148385A JPH0554697B2 JP H0554697 B2 JPH0554697 B2 JP H0554697B2 JP 60261483 A JP60261483 A JP 60261483A JP 26148385 A JP26148385 A JP 26148385A JP H0554697 B2 JPH0554697 B2 JP H0554697B2
Authority
JP
Japan
Prior art keywords
insulating layer
polyimide insulating
polyimide
chip
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60261483A
Other languages
English (en)
Other versions
JPS62122258A (ja
Inventor
Shoji Nakakita
Hikari Kimura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP60261483A priority Critical patent/JPS62122258A/ja
Publication of JPS62122258A publication Critical patent/JPS62122258A/ja
Priority to US07/259,319 priority patent/US4874721A/en
Publication of JPH0554697B2 publication Critical patent/JPH0554697B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/611Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68Shapes or dispositions thereof
    • H10W70/685Shapes or dispositions thereof comprising multiple insulating layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/072Connecting or disconnecting of bump connectors
    • H10W72/07231Techniques
    • H10W72/07236Soldering or alloying
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/072Connecting or disconnecting of bump connectors
    • H10W72/07251Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/10Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/15Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンピユータ装置あるいは電子交換装
置等において用いられるICもしくはLSI等集積回
路の実装に関し、特にマルチチツプパツケージの
構造に関する。
〔従来の技術〕
従来、この種のマルチチツプパツケージではポ
リイミド絶縁を有するセラミツク基板上にICを
実装接続する構造としてワイヤボンデイングもし
くはTAB(Tape Automatic Bonding)を利用
する方法がある(例えば「高性能実装のための
銅/ポリイミド材料システム(COPPER/
POLYIMIDE MATERIALS SYSTEM FOR
HIGH PERFORMANCE PACKAGING)」
0569−5503/84/0000−0073.1984 IEEE)。更に
は、ハンダ付け接続する構造がある(例えば「高
性能半導体実装のような薄膜モジユール(The
Thin−Film Module as a High−
Performance Semiconductor Package)」IBM
J.RES.DEVELOP.VOL26No.3MAY1982.)。
〔発明が解決しようとする問題点〕
上述した従来のワイヤーボンデイングもしくは
TAB接続構造では、ICもしくはLSIチツプの外
形寸法より外側へリード端子を出して接続するた
め、実装効率が低下しかつ熱圧着もしくは超音波
を利用するため表面のポリイミド絶縁を変形破壊
し、信頼性を低下するという欠点がある。または
んだ付け接続構造では、接続パツドもしくは接続
バンプの大きさを50μ以下にはできない。このた
め高密度実装が不可能となる欠点がある。
〔発明の目的〕
本発明の目的は、セラミツク多層基板とICも
しくはLSI等の集積回路とをポリイミド絶縁層お
よび垂直配線によつて直接接続することにより、
高信頼性、高密度実装を可能にするマルチチツプ
パツケージを提供することにある。
〔問題点を解決するための手段〕
本発明によるマルチチツプパツケージは、セラ
ミツク多層基板と、該基板下面に接続する入出力
ピンと、前記基板上面に内部形成された多層回路
配線を有する第1のポリイミド絶縁層と、該第1
のポリイミド絶縁層の最上部に形成した第1の垂
直配線と、前記第1のポリイミド絶縁層および第
1の垂直配線にそれぞれ接合した第2のポリイミ
ド絶縁層および第2の垂直配線を有する複数の集
積回路とを有している。
〔実施例〕
次に本発明の実施例について図面を参照して説
明する。
図は本発明によるマルチチツプパツケージの一
実施例の構造を示した断面図である。
セラミツク多層基板1は内部にタングステンW
もしくはモリブデンMoからなる電源系パターン
2を含むアルミナグリーンシート製の多層回路基
板であり、この多層基板1の下面にコバー材等か
らなる入出力ピン3が銀ロウ付けされている。多
層基板1の上面には信号系パターン4が内層され
たポリイミド絶縁層5が多層化されている。ここ
でパターン4はパターン幅10〜20μで選択的に金
メツキされ、ポリイミド絶縁層5に必要なヴイア
ホールを介して多層化されている。このポリイミ
ド絶縁層5の最上部にはパターン4に接続する垂
直配線6が形成されている。
そしてこの垂直配線6に結合する様に複数の
ICチツプ7に形成された垂直配線8と、ポリイ
ミド絶縁層5に接着しているICチツプ7に形成
されたポリミイド絶縁層9がある。
ここでICチツプ7に形成された垂直配線8は
材質が金からなり大きさは20〜30μ□である。ま
たポリイミド絶縁層9は接着する前はポリイミド
樹脂の脱水閉環反応の中間段階(反キユアー状
態)になつている。同様にセラミツク多層基板1
側の垂直配線6も材質は金で大きさは20〜30μ□
であり、またポリイミド絶縁層5の最上層は接着
する前の状態で反キユアーになつている。
ここでICチツプ7側のポリイミド絶縁層9お
よび垂直配線8とセラミツク多層基板1側のポリ
イミド絶縁層5および垂直配線6は圧力が2Kg/
mm2、温度が400℃、時間が1時間のN2雰囲気で接
合される。ポリイミド絶縁層5および9はそれぞ
れ完全にキユアーされ、かつ垂直配線6および8
は金−金熱圧着接合される。ここで金−金熱圧着
されるわけであるが、ワイヤーボンデイングや
TAB接続の様に局部的に圧力がかからず、ICチ
ツプ7のポリイミド絶縁層9の面で当るため絶縁
層の変形や破壊は無い。
〔発明の効果〕
以上説明したように、本発明はセラミツク多層
基板上のポリイミド絶縁および垂直配線と、IC
チツプ上のポリミイド絶縁および垂直配線とを直
接接合することにより、50μ以下の微少接続を可
能にし、実装密度を上げることができると同時
に、高信頼性のマルチチツプパツケージを形成で
きる効果がある。
【図面の簡単な説明】
図は本発明によるマルチチツプパツケージの一
実施例の構造を示した断面図である。 1……セラミツク多層基板、2……電源系パタ
ーン、3……入出力ピン、4……信号系パター
ン、5,9……ポリイミド絶縁層、6,8……垂
直配線、7……ICチツプ。

Claims (1)

    【特許請求の範囲】
  1. 1 セラミツク層基板と、該基板下面に接続する
    入出力ピンと、前記基板上面に内部形成された多
    層回路配線を有する第1のポリイミド絶縁層と、
    該第1のポリイミド絶縁層の最上部に形成した第
    1の垂直配線と、前記第1のポリイミド絶縁層お
    よび第1の垂直配線にそれぞれ接合した第2のポ
    リイミド絶縁層および第2の垂直配線を有する複
    数の集積回路とを含むことを特徴とするマルチチ
    ツプパツケージ。
JP60261483A 1985-11-11 1985-11-22 マルチチツプパツケ−ジ Granted JPS62122258A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP60261483A JPS62122258A (ja) 1985-11-22 1985-11-22 マルチチツプパツケ−ジ
US07/259,319 US4874721A (en) 1985-11-11 1988-10-18 Method of manufacturing a multichip package with increased adhesive strength

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60261483A JPS62122258A (ja) 1985-11-22 1985-11-22 マルチチツプパツケ−ジ

Publications (2)

Publication Number Publication Date
JPS62122258A JPS62122258A (ja) 1987-06-03
JPH0554697B2 true JPH0554697B2 (ja) 1993-08-13

Family

ID=17362530

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60261483A Granted JPS62122258A (ja) 1985-11-11 1985-11-22 マルチチツプパツケ−ジ

Country Status (1)

Country Link
JP (1) JPS62122258A (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0729158Y2 (ja) * 1987-08-10 1995-07-05 新日軽株式会社 通風ドア
JP2996510B2 (ja) * 1990-11-30 2000-01-11 株式会社日立製作所 電子回路基板
US5250843A (en) * 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
AU648417B2 (en) * 1991-03-27 1994-04-21 Integrated System Assemblies Corporation Multichip integrated circuit module and method of fabrication
FR2675946B1 (fr) * 1991-04-25 1993-08-20 Sorep Procede de montage d'une puce a circuit integre sur un substrat de cablage.
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
KR101767108B1 (ko) 2010-12-15 2017-08-11 삼성전자주식회사 하이브리드 기판을 구비하는 반도체 패키지 및 그 제조방법

Also Published As

Publication number Publication date
JPS62122258A (ja) 1987-06-03

Similar Documents

Publication Publication Date Title
US4874721A (en) Method of manufacturing a multichip package with increased adhesive strength
KR930010086B1 (ko) 반도체 집적회로장치
US6306686B1 (en) Method of fabricating an electronic package with interconnected chips
US4744007A (en) High density LSI package for logic circuits
US5245215A (en) Multichip packaged semiconductor device and method for manufacturing the same
JPH0220848Y2 (ja)
JP4068974B2 (ja) 半導体装置
US6344688B1 (en) Very thin multi-chip package and method of mass producing the same
JPH09283695A (ja) 半導体実装構造
TW579560B (en) Semiconductor device and its manufacturing method
US4731700A (en) Semiconductor connection and crossover apparatus
JPH0554697B2 (ja)
CN100501983C (zh) 半导体芯片封装
JP2000323610A (ja) フィルムキャリア型半導体装置
JP2003069181A (ja) 電子機器装置及びその製造方法
JPH04290258A (ja) マルチチップモジュール
JPH0462457B2 (ja)
JPS63136642A (ja) 二層式半導体集積回路
JP3024596B2 (ja) フィルムキャリアテープを用いたbga型半導体装置
JP2003249606A (ja) 半導体装置及びインターポーザー
JP2924394B2 (ja) 半導体装置及びその製造方法
CN222051762U (zh) 半导体封装结构
JPH05343606A (ja) マルチチップモジュール
JPS62111456A (ja) マルチチツプパツケ−ジ
JP2831864B2 (ja) 半導体パッケージ及びその製造方法