JPH0555504A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0555504A JPH0555504A JP3218190A JP21819091A JPH0555504A JP H0555504 A JPH0555504 A JP H0555504A JP 3218190 A JP3218190 A JP 3218190A JP 21819091 A JP21819091 A JP 21819091A JP H0555504 A JPH0555504 A JP H0555504A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- bit line
- memory cell
- electrode
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 １個のトランジスタと１個のキャパシタとか
らなるメモリセルを有する半導体装置において、メモリ
セルの占める領域を最小にする。 【構成】 ビット線５の直上に、垂直方向にチャネルが
形成されたトランジスタ２３が形成され、更にトランジ
スタ２３の直上にスタックトタイプのキャパシタ２４が
形成されている。 【効果】 トランジスタ２３のソース・ドレイン領域１
１，１５に対するビット線５及びキャパシタ２４の接続
部が半導体基板１の主面に対して垂直方向に立体的に配
列される。従って、パターン形成上の困難を伴うことな
く、キャパシタ容量を確保でき、メモリセルの占める領
域を小さくして高集積化が容易に行える。
らなるメモリセルを有する半導体装置において、メモリ
セルの占める領域を最小にする。 【構成】 ビット線５の直上に、垂直方向にチャネルが
形成されたトランジスタ２３が形成され、更にトランジ
スタ２３の直上にスタックトタイプのキャパシタ２４が
形成されている。 【効果】 トランジスタ２３のソース・ドレイン領域１
１，１５に対するビット線５及びキャパシタ２４の接続
部が半導体基板１の主面に対して垂直方向に立体的に配
列される。従って、パターン形成上の困難を伴うことな
く、キャパシタ容量を確保でき、メモリセルの占める領
域を小さくして高集積化が容易に行える。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に任意の記憶情報のランダムな入出力が可能な半
導体記憶装置の高集積化に関するものである。
し、特に任意の記憶情報のランダムな入出力が可能な半
導体記憶装置の高集積化に関するものである。
【０００２】
【従来の技術】近年、半導体記憶装置は、コンピュータ
などの情報機器の目覚ましい普及によってその需要が急
速に拡大している。更に、機能的には大規模な記憶容量
を有し、かつ高速動作が可能なものが要求されている。
これに伴って、半導体記憶装置の高集積化及び高速応答
性あるいは高信頼性に関する技術開発が進められてい
る。
などの情報機器の目覚ましい普及によってその需要が急
速に拡大している。更に、機能的には大規模な記憶容量
を有し、かつ高速動作が可能なものが要求されている。
これに伴って、半導体記憶装置の高集積化及び高速応答
性あるいは高信頼性に関する技術開発が進められてい
る。
【０００３】半導体記憶装置のなかで、記憶情報のラン
ダムな入出力が可能なものにＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）があ
る。
ダムな入出力が可能なものにＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）があ
る。
【０００４】一般に、ＤＲＡＭは、多数の記憶情報を蓄
積する記憶領域であるメモリセルアレイと、外部との入
出力に必要な周辺回路とから構成されている。図１８
は、一般的なＤＲＡＭの構成を示すブロック図である。
図において、５０はＤＲＡＭ、５１は記憶情報のデータ
信号を蓄積するためのメモリセルアレイ、５２は単位記
憶回路を構成するメモリセルを選択するためのアドレス
信号を外部から受けるためのロウアンドカラムアドレス
バッファ、５３はアドレス信号を解読することによって
メモリセルアレイの行を指定するためのロウデコーダ、
５４はアドレス信号を解読することによってメモリセル
アレイの列を指定するためのカラムデコーダ、５５は指
定されたメモリセルに蓄積された信号を増幅して読み出
すセンスリフレッシュアンプ、５６はデータ入力のため
のデータインバッファ、５７はデータ出力のためのデー
タアウトバッファ、５８はクロック信号を発生するクロ
ックジェネレータ、ＤINはデータ入力端子、ＤOUT はデ
ータ出力端子、Ａ０〜Ａ９はアドレス信号入力端子、Ｖ
CC，ＶSSは電源端子、バーＣＡＳ，バーＲＡＳ，バーＷ
は制御信号入力端子である。
積する記憶領域であるメモリセルアレイと、外部との入
出力に必要な周辺回路とから構成されている。図１８
は、一般的なＤＲＡＭの構成を示すブロック図である。
図において、５０はＤＲＡＭ、５１は記憶情報のデータ
信号を蓄積するためのメモリセルアレイ、５２は単位記
憶回路を構成するメモリセルを選択するためのアドレス
信号を外部から受けるためのロウアンドカラムアドレス
バッファ、５３はアドレス信号を解読することによって
メモリセルアレイの行を指定するためのロウデコーダ、
５４はアドレス信号を解読することによってメモリセル
アレイの列を指定するためのカラムデコーダ、５５は指
定されたメモリセルに蓄積された信号を増幅して読み出
すセンスリフレッシュアンプ、５６はデータ入力のため
のデータインバッファ、５７はデータ出力のためのデー
タアウトバッファ、５８はクロック信号を発生するクロ
ックジェネレータ、ＤINはデータ入力端子、ＤOUT はデ
ータ出力端子、Ａ０〜Ａ９はアドレス信号入力端子、Ｖ
CC，ＶSSは電源端子、バーＣＡＳ，バーＲＡＳ，バーＷ
は制御信号入力端子である。
【０００５】半導体チップ上で大きな面積を占めるメモ
リセルアレイ５１は、単位記憶情報を蓄積するためのメ
モリセルがマトリックス状に複数個配列されて形成され
ている。
リセルアレイ５１は、単位記憶情報を蓄積するためのメ
モリセルがマトリックス状に複数個配列されて形成され
ている。
【０００６】図１９は、図１８に示したメモリセルアレ
イ５１を構成するメモリセルの４ビット分のメモリセル
等価回路図を示している。図において、２１はＭＯＳ
（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）トランジスタ、２２は信号電荷蓄積用の容量素子で
ある。図に示されたメモリセルは、１個のトランジスタ
２１とこれに接続された１個の容量素子２２とから構成
されているいわゆる１トランジスタ１キャパシタ型のメ
モリセルを示している。このタイプのメモリセルは構造
が簡単なため、メモリセルアレイの集積度を向上させる
ことが容易であり、大容量のＤＲＡＭに広く用いられて
いる。
イ５１を構成するメモリセルの４ビット分のメモリセル
等価回路図を示している。図において、２１はＭＯＳ
（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）トランジスタ、２２は信号電荷蓄積用の容量素子で
ある。図に示されたメモリセルは、１個のトランジスタ
２１とこれに接続された１個の容量素子２２とから構成
されているいわゆる１トランジスタ１キャパシタ型のメ
モリセルを示している。このタイプのメモリセルは構造
が簡単なため、メモリセルアレイの集積度を向上させる
ことが容易であり、大容量のＤＲＡＭに広く用いられて
いる。
【０００７】また、ＤＲＡＭのメモリセルは、そのキャ
パシタの構造によっていくつかのタイプに分けることが
できるが、その一つに、例えば特公昭６０−２７８４に
示されたいわゆるスタックトタイプのメモリセルがあ
る。図２０は前記公報に記載されたスタックトセルの断
面図である。
パシタの構造によっていくつかのタイプに分けることが
できるが、その一つに、例えば特公昭６０−２７８４に
示されたいわゆるスタックトタイプのメモリセルがあ
る。図２０は前記公報に記載されたスタックトセルの断
面図である。
【０００８】図において、１０１はシリコン基板、１０
２は素子分離領域、１０３はゲート酸化膜、１０４はゲ
ート電極、１０６ａ，１０６ｂは不純物領域、１０７は
下部電極、１０８は絶縁膜、１１６は誘電体膜、１１７
は上部電極、１１８は絶縁膜、１２０はビット線であ
る。
２は素子分離領域、１０３はゲート酸化膜、１０４はゲ
ート電極、１０６ａ，１０６ｂは不純物領域、１０７は
下部電極、１０８は絶縁膜、１１６は誘電体膜、１１７
は上部電極、１１８は絶縁膜、１２０はビット線であ
る。
【０００９】図に示すようにシリコン基板１０１の所定
領域を囲むように、隣接素子との絶縁分離用の素子分離
領域１０２が形成されている。素子分離領域１０２によ
り囲まれた所定領域のシリコン基板１０１上に、シリコ
ン基板１０１の熱酸化等によるゲート酸化膜１０３が形
成されるとともに、このゲート酸化膜１０３上にゲート
電極１０４が形成され、このゲート電極１０４を覆うよ
うに絶縁膜１０８が形成されている。更に、シリコン基
板１０１の表面にイオン注入法により不純物イオンが注
入され、ゲート電極１０４の両側に不純物領域１０６
ａ，１０６ｂが形成されている。このゲート電極１０
４、ゲート酸化膜１０３及び不純物領域１０６ａ，１０
６ｂでトランジスタが構成されている。ゲート電極１０
４上及び不純物領域１０６ｂ上に下部電極１０７が形成
され、この下部電極１０７の表面を誘電体膜１１６で被
覆し、更に誘電体膜１１６を上部電極１１７で被覆して
下部電極１０７、誘電体膜１１６及び上部電極１１７で
スタックトキャパシタ１２２を構成している。そして、
その上に層間絶縁用の絶縁膜１１８が形成され、絶縁膜
１１８上に読出し・書き込み線となるビット線１２０が
形成され、メモリセルが完成される。
領域を囲むように、隣接素子との絶縁分離用の素子分離
領域１０２が形成されている。素子分離領域１０２によ
り囲まれた所定領域のシリコン基板１０１上に、シリコ
ン基板１０１の熱酸化等によるゲート酸化膜１０３が形
成されるとともに、このゲート酸化膜１０３上にゲート
電極１０４が形成され、このゲート電極１０４を覆うよ
うに絶縁膜１０８が形成されている。更に、シリコン基
板１０１の表面にイオン注入法により不純物イオンが注
入され、ゲート電極１０４の両側に不純物領域１０６
ａ，１０６ｂが形成されている。このゲート電極１０
４、ゲート酸化膜１０３及び不純物領域１０６ａ，１０
６ｂでトランジスタが構成されている。ゲート電極１０
４上及び不純物領域１０６ｂ上に下部電極１０７が形成
され、この下部電極１０７の表面を誘電体膜１１６で被
覆し、更に誘電体膜１１６を上部電極１１７で被覆して
下部電極１０７、誘電体膜１１６及び上部電極１１７で
スタックトキャパシタ１２２を構成している。そして、
その上に層間絶縁用の絶縁膜１１８が形成され、絶縁膜
１１８上に読出し・書き込み線となるビット線１２０が
形成され、メモリセルが完成される。
【００１０】そして、このタイプのメモリセルでは、情
報の書き込み、読出しはトランジスタがオンされ、ビッ
ト線１２０及びトランジスタを介してキャパシタ１２２
に電荷が蓄積、放出されることにより行われる。
報の書き込み、読出しはトランジスタがオンされ、ビッ
ト線１２０及びトランジスタを介してキャパシタ１２２
に電荷が蓄積、放出されることにより行われる。
【００１１】図に示されているように、このタイプのメ
モリセルでは、ワード線あるいは素子分離領域１０２上
にまで延ばして形成された２層の導電膜である上部およ
び下部電極１０７，１１７及びその間の誘電体膜１１６
からキャパシタが構成されているので、キャパシタ１２
２の電極とビット線１２０が平面的に配置されていて、
それぞれを電気的に分離しなければならないこともあ
り、一つのメモリセルの占有面積が大きくなってしま
う。また、キャパシタ１２２の構造がビット線１２０に
より制限されてしまう。
モリセルでは、ワード線あるいは素子分離領域１０２上
にまで延ばして形成された２層の導電膜である上部およ
び下部電極１０７，１１７及びその間の誘電体膜１１６
からキャパシタが構成されているので、キャパシタ１２
２の電極とビット線１２０が平面的に配置されていて、
それぞれを電気的に分離しなければならないこともあ
り、一つのメモリセルの占有面積が大きくなってしま
う。また、キャパシタ１２２の構造がビット線１２０に
より制限されてしまう。
【００１２】
【発明が解決しようとする課題】上記のような従来のメ
モリセルでは、トランジスタとトランジスタのソース・
ドレイン領域に対するビット線及びキャパシタの接続部
が平面的に配置されているため、高集積化が困難である
という問題点があった。
モリセルでは、トランジスタとトランジスタのソース・
ドレイン領域に対するビット線及びキャパシタの接続部
が平面的に配置されているため、高集積化が困難である
という問題点があった。
【００１３】この発明は上記のような問題点を解決する
ためになされたもので、スタックトキャパシタにおい
て、メモリセルサイズが縮小されても、パターン形成上
の困難を伴うことなくキャパシタ容量を確保することの
できる、高集積化に適した半導体装置を得ることを目的
とする。
ためになされたもので、スタックトキャパシタにおい
て、メモリセルサイズが縮小されても、パターン形成上
の困難を伴うことなくキャパシタ容量を確保することの
できる、高集積化に適した半導体装置を得ることを目的
とする。
【００１４】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、半導体基板と、前記半導体基板の一方主面に
形成されたビット線と、前記ビット線上に形成され、前
記ビット線に一方電極が接続され、前記半導体基板の前
記一方主面に垂直にチャネルが形成されたトランジスタ
と、前記トランジスタの制御電極に接続されたワード線
と、前記トランジスタの上に形成され、前記トランジス
タの他方電極に一方電極を接続されたキャパシタとを備
えて構成されている。
憶装置は、半導体基板と、前記半導体基板の一方主面に
形成されたビット線と、前記ビット線上に形成され、前
記ビット線に一方電極が接続され、前記半導体基板の前
記一方主面に垂直にチャネルが形成されたトランジスタ
と、前記トランジスタの制御電極に接続されたワード線
と、前記トランジスタの上に形成され、前記トランジス
タの他方電極に一方電極を接続されたキャパシタとを備
えて構成されている。
【００１５】また、この発明に係る半導体装置の製造方
法は、半導体基板を準備する工程と、前記半導体基板の
一方主面にビット線を形成する工程と、前記ビット線に
一方電極を接続し、前記半導体基板の前記一方主面に垂
直にチャネルを有するトランジスタを前記ビット線上に
形成する工程と、前記トランジスタの制御電極に接続し
たワード線を形成する工程と、前記トランジスタの他方
電極に一方電極を接続したキャパシタを前記トランジス
タの上に形成する工程とを備えて構成されている。
法は、半導体基板を準備する工程と、前記半導体基板の
一方主面にビット線を形成する工程と、前記ビット線に
一方電極を接続し、前記半導体基板の前記一方主面に垂
直にチャネルを有するトランジスタを前記ビット線上に
形成する工程と、前記トランジスタの制御電極に接続し
たワード線を形成する工程と、前記トランジスタの他方
電極に一方電極を接続したキャパシタを前記トランジス
タの上に形成する工程とを備えて構成されている。
【００１６】
【作用】この発明における半導体記憶装置は、ビット線
上に形成され、前記ビット線に一方電極が接続され、半
導体基板の一方主面に垂直にチャネルが形成されたトラ
ンジスタと、前記トランジスタの上に形成され、前記ト
ランジスタの他方電極に一方電極を接続されたキャパシ
タとを備えて構成されているので、キャパシタとビット
線は半導体基板の一方主面と平行な同一平面内には存在
せず、キャパシタとトランジスタとビット線が半導体基
板の主面に対して垂直方向に積み重なった構造となり、
一つのメモリセルの占める領域を最小にすることができ
る。
上に形成され、前記ビット線に一方電極が接続され、半
導体基板の一方主面に垂直にチャネルが形成されたトラ
ンジスタと、前記トランジスタの上に形成され、前記ト
ランジスタの他方電極に一方電極を接続されたキャパシ
タとを備えて構成されているので、キャパシタとビット
線は半導体基板の一方主面と平行な同一平面内には存在
せず、キャパシタとトランジスタとビット線が半導体基
板の主面に対して垂直方向に積み重なった構造となり、
一つのメモリセルの占める領域を最小にすることができ
る。
【００１７】この発明における半導体記憶装置の製造方
法は、ビット線に一方電極を接続し、半導体基板の一方
主面に垂直にチャネルを有するトランジスタを前記ビッ
ト線上に形成する工程と、前記トランジスタの他方電極
に一方電極を接続したキャパシタを前記トランジスタの
上に形成する工程とを備えて構成されているので、キャ
パシタとビット線は半導体基板の一方主面と平行な同一
平面内には存在せず、一つのメモリセルの占める領域を
最小にするキャパシタとトランジスタとビット線が半導
体基板の主面に対して垂直方向に積み重なった構造のメ
モリセルを容易に製造することができる。
法は、ビット線に一方電極を接続し、半導体基板の一方
主面に垂直にチャネルを有するトランジスタを前記ビッ
ト線上に形成する工程と、前記トランジスタの他方電極
に一方電極を接続したキャパシタを前記トランジスタの
上に形成する工程とを備えて構成されているので、キャ
パシタとビット線は半導体基板の一方主面と平行な同一
平面内には存在せず、一つのメモリセルの占める領域を
最小にするキャパシタとトランジスタとビット線が半導
体基板の主面に対して垂直方向に積み重なった構造のメ
モリセルを容易に製造することができる。
【００１８】
【実施例】以下、この発明の一実施例を図について説明
する。図１は、本発明の一実施例によＤＲＡＭのスタッ
クトタイプのメモリセルの断面図（図１（ａ））および
一つのメモリセルの平面図（図１（ｂ））である。
する。図１は、本発明の一実施例によＤＲＡＭのスタッ
クトタイプのメモリセルの断面図（図１（ａ））および
一つのメモリセルの平面図（図１（ｂ））である。
【００１９】図において、１は半導体基板、５はビット
線、６は半導体基板１とビット線５を絶縁するための酸
化膜、７は単結晶シリコン層、１０は単結晶シリコン層
７とビット線５を接続するための単結晶シリコン、６ａ
はビット線５と単結晶シリコン層７を絶縁するための酸
化膜、１２は酸化膜、１１及び１５は単結晶シリコン層
７に形成されたソース・ドレイン領域、１３はゲート酸
化膜、１４はゲート電極及びワード線を構成する多結晶
シリコン、１６は酸化膜、１７は及び１９は多結晶シリ
コンでソース・ドレイン領域に接続したキャパシタの下
部電極、２０は誘電体膜、２１は多結晶シリコンでキャ
パシタの上部電極、２２は絶縁膜である。単結晶シリコ
ン層７の側面にソース・ドレイン領域１１，１５、ゲー
ト酸化膜１３、ゲート電極１４によりビット線５に対し
て垂直方向にチャネルを有するトランジスタ２３が構成
されている。キャパシタ２４は、下部電極１７，１９と
誘電体膜２０及び上部電極２１で構成されている。
線、６は半導体基板１とビット線５を絶縁するための酸
化膜、７は単結晶シリコン層、１０は単結晶シリコン層
７とビット線５を接続するための単結晶シリコン、６ａ
はビット線５と単結晶シリコン層７を絶縁するための酸
化膜、１２は酸化膜、１１及び１５は単結晶シリコン層
７に形成されたソース・ドレイン領域、１３はゲート酸
化膜、１４はゲート電極及びワード線を構成する多結晶
シリコン、１６は酸化膜、１７は及び１９は多結晶シリ
コンでソース・ドレイン領域に接続したキャパシタの下
部電極、２０は誘電体膜、２１は多結晶シリコンでキャ
パシタの上部電極、２２は絶縁膜である。単結晶シリコ
ン層７の側面にソース・ドレイン領域１１，１５、ゲー
ト酸化膜１３、ゲート電極１４によりビット線５に対し
て垂直方向にチャネルを有するトランジスタ２３が構成
されている。キャパシタ２４は、下部電極１７，１９と
誘電体膜２０及び上部電極２１で構成されている。
【００２０】図に示すように、メモリセルは、半導体基
板１の中にその一部が埋め込まれ、半導体基板１とは絶
縁膜６で分離されたビット線５と、そのビット線５の直
上に形成され、ゲート電極１４がリング状のトランジス
タ２３と、更にトランジスタ２３の直上に配置されたス
タックトキャパシタ２４とから成る。
板１の中にその一部が埋め込まれ、半導体基板１とは絶
縁膜６で分離されたビット線５と、そのビット線５の直
上に形成され、ゲート電極１４がリング状のトランジス
タ２３と、更にトランジスタ２３の直上に配置されたス
タックトキャパシタ２４とから成る。
【００２１】半導体基板１の一方主面に形成されたビッ
ト線５とトランジスタ２３が形成された単結晶シリコン
層７とは絶縁膜６ａで絶縁されており、ビット線５の直
上に単結晶シリコン層７が配置されている。ビット線５
とトランジスタ２３のソース・ドレイン領域１１とは、
単結晶シリコン層７をその底側部において取り囲んでい
る単結晶シリコン１０によって接続されている。トラン
ジスタ２３のゲート電極１４は、半導体基板１と絶縁す
るため酸化膜１２上に形成され、トランジスタ２３をリ
ング状に囲むように形成されていてビット線５と垂直方
向に延びているのでワード線としても用いられる。単結
晶シリコン層７の上側部にはトランジスタ２３のソース
・ドレイン領域１５が形成され、トランジスタ２３のソ
ース・ドレイン領域１５とスタックトキャパシタ２４の
下部電極１７はリング状のゲート電極１４のリング中央
部で接続している。更に、スタックトキャパシタ２４の
下部電極１７は、その端部において半導体基板１に垂直
な部分である下部電極１９と接続し、垂直部の内外壁を
もキャパシタとして利用できる。このように図１（ｂ）
からも分かるように、平面的に見るとメモリセルの占有
する面積はキャパシタの面積だけの大きさであり、一つ
のメモリセルの占める領域を最小にすることができる。
ト線５とトランジスタ２３が形成された単結晶シリコン
層７とは絶縁膜６ａで絶縁されており、ビット線５の直
上に単結晶シリコン層７が配置されている。ビット線５
とトランジスタ２３のソース・ドレイン領域１１とは、
単結晶シリコン層７をその底側部において取り囲んでい
る単結晶シリコン１０によって接続されている。トラン
ジスタ２３のゲート電極１４は、半導体基板１と絶縁す
るため酸化膜１２上に形成され、トランジスタ２３をリ
ング状に囲むように形成されていてビット線５と垂直方
向に延びているのでワード線としても用いられる。単結
晶シリコン層７の上側部にはトランジスタ２３のソース
・ドレイン領域１５が形成され、トランジスタ２３のソ
ース・ドレイン領域１５とスタックトキャパシタ２４の
下部電極１７はリング状のゲート電極１４のリング中央
部で接続している。更に、スタックトキャパシタ２４の
下部電極１７は、その端部において半導体基板１に垂直
な部分である下部電極１９と接続し、垂直部の内外壁を
もキャパシタとして利用できる。このように図１（ｂ）
からも分かるように、平面的に見るとメモリセルの占有
する面積はキャパシタの面積だけの大きさであり、一つ
のメモリセルの占める領域を最小にすることができる。
【００２２】次に図１に示したメモリセルの製造方法を
図２乃至図１７を用いて説明する。図２乃至図１７は、
図１に示したメモリセルの各製造工程における断面図
（（ａ）で示す）と平面図（（ｂ）で示す）である。
図２乃至図１７を用いて説明する。図２乃至図１７は、
図１に示したメモリセルの各製造工程における断面図
（（ａ）で示す）と平面図（（ｂ）で示す）である。
【００２３】まず、図２に示すように、半導体基板１の
表面に例えば減圧ＣＶＤ法により酸化膜２および窒化膜
３を連続して堆積する。
表面に例えば減圧ＣＶＤ法により酸化膜２および窒化膜
３を連続して堆積する。
【００２４】次に通常のフォトリソグラフィを用いて所
定の領域の窒化膜３及び酸化膜２を除去して半導体基板
１の表面を露出させた後、残存部の窒化膜３及び酸化膜
２をマスクにして半導体基板１に溝部を形成する（図
３）。
定の領域の窒化膜３及び酸化膜２を除去して半導体基板
１の表面を露出させた後、残存部の窒化膜３及び酸化膜
２をマスクにして半導体基板１に溝部を形成する（図
３）。
【００２５】更に、例えば減圧ＣＶＤ法により酸化膜４
を全面に堆積する（図４）。
を全面に堆積する（図４）。
【００２６】次いで、減圧ＣＶＤ法により例えば多結晶
シリコン膜を全面に堆積し、かつ多結晶シリコン膜を全
面エッチングして溝部の中にビット線５を残存させる
（図５）。
シリコン膜を全面に堆積し、かつ多結晶シリコン膜を全
面エッチングして溝部の中にビット線５を残存させる
（図５）。
【００２７】次に、減圧ＣＶＤ法により酸化膜を厚く全
面に堆積してビット線５の上部を被覆し、更に全面エッ
チングによって半導体基板１上の酸化膜、窒化膜３及び
酸化膜２を除去して半導体基板１の表面を露出させると
ともに、上部及び側底部を酸化膜６で覆われた埋め込み
ビット線５を形成する（図６）。
面に堆積してビット線５の上部を被覆し、更に全面エッ
チングによって半導体基板１上の酸化膜、窒化膜３及び
酸化膜２を除去して半導体基板１の表面を露出させると
ともに、上部及び側底部を酸化膜６で覆われた埋め込み
ビット線５を形成する（図６）。
【００２８】続いて、エピタキシャル成長法によって単
結晶シリコン層７を形成し、更に減圧ＣＶＤ法により酸
化膜８及び窒化膜９を堆積する（図７）。
結晶シリコン層７を形成し、更に減圧ＣＶＤ法により酸
化膜８及び窒化膜９を堆積する（図７）。
【００２９】通常のフォトリソグラフィ法を用いて、ビ
ット線５の上に柱状に単結晶シリコン層７及びその上部
にある酸化膜８と窒化膜９が残るようにそれ以外の領域
の単結晶シリコン層７、酸化膜８及び窒化膜９を除去す
る（図８）。
ット線５の上に柱状に単結晶シリコン層７及びその上部
にある酸化膜８と窒化膜９が残るようにそれ以外の領域
の単結晶シリコン層７、酸化膜８及び窒化膜９を除去す
る（図８）。
【００３０】次に、やはり通常のフォトリソグラフィ法
及び酸化膜の異方性エッチングを用いて、トランジスタ
のチャネルが形成される単結晶シリコン層７の周囲の酸
化膜６を除去し、ビット線５の一部を露出させる。この
時、ビット線５の側壁の酸化膜６もビット線５の表面よ
り後退する。また、トランジスタのチャネルが形成され
る単結晶シリコン層７とビット線５の間には酸化膜６ａ
が残存している（図９）。
及び酸化膜の異方性エッチングを用いて、トランジスタ
のチャネルが形成される単結晶シリコン層７の周囲の酸
化膜６を除去し、ビット線５の一部を露出させる。この
時、ビット線５の側壁の酸化膜６もビット線５の表面よ
り後退する。また、トランジスタのチャネルが形成され
る単結晶シリコン層７とビット線５の間には酸化膜６ａ
が残存している（図９）。
【００３１】次に、例えばリンのような不純物を含んだ
多結晶シリコン膜を減圧ＣＶＤ法により全面に堆積し、
更に全面エッチングを行って単結晶シリコン層７の底側
部に不純物を含んだ多結晶シリコン層１０を形成する。
この時、半導体基板１の表面もエッチングされ、ビット
線５の側壁酸化膜６より下がる。更に、エッチングによ
り窒化膜９を除去する（図１０）。
多結晶シリコン膜を減圧ＣＶＤ法により全面に堆積し、
更に全面エッチングを行って単結晶シリコン層７の底側
部に不純物を含んだ多結晶シリコン層１０を形成する。
この時、半導体基板１の表面もエッチングされ、ビット
線５の側壁酸化膜６より下がる。更に、エッチングによ
り窒化膜９を除去する（図１０）。
【００３２】続いて減圧ＣＶＤ法により酸化膜を堆積
し、更に例えばフォトレジストを塗布して表面を平坦化
し、酸化膜とフォトレジストのエッチング速度が同じに
なるようなエッチング条件で全面エッチングを行い、多
結晶シリコン１０を一部露出させる。同時に半導体基板
１の表面には酸化膜１２が残る（図１１）。
し、更に例えばフォトレジストを塗布して表面を平坦化
し、酸化膜とフォトレジストのエッチング速度が同じに
なるようなエッチング条件で全面エッチングを行い、多
結晶シリコン１０を一部露出させる。同時に半導体基板
１の表面には酸化膜１２が残る（図１１）。
【００３３】次に、全面を熱酸化して単結晶シリコン層
７の表面にゲート酸化膜１３を形成する。この時、多結
晶シリコン層１０の表面にもゲート酸化膜１３より厚い
酸化膜が形成される（図１２）。
７の表面にゲート酸化膜１３を形成する。この時、多結
晶シリコン層１０の表面にもゲート酸化膜１３より厚い
酸化膜が形成される（図１２）。
【００３４】次に、減圧ＣＶＤ法によりゲート電極とな
る多結晶シリコン膜を堆積し、更に例えばフォトレジス
トを塗布して表面を平坦化し、多結晶シリコン膜とフォ
トレジストのエッチング速度が同じになるようなエッチ
ング条件で全面エッチングを行い、単結晶シリコン層７
の上部の一部を露出させる（図１３）。
る多結晶シリコン膜を堆積し、更に例えばフォトレジス
トを塗布して表面を平坦化し、多結晶シリコン膜とフォ
トレジストのエッチング速度が同じになるようなエッチ
ング条件で全面エッチングを行い、単結晶シリコン層７
の上部の一部を露出させる（図１３）。
【００３５】次に露出した単結晶シリコン層７の上側部
の酸化膜を除去し、更に例えばイオン注入法によってヒ
素或いはリン等の不純物を導入してソース・ドレイン領
域１５を形成する（図１４）。
の酸化膜を除去し、更に例えばイオン注入法によってヒ
素或いはリン等の不純物を導入してソース・ドレイン領
域１５を形成する（図１４）。
【００３６】更に、減圧ＣＶＤ法により酸化膜を堆積
し、更に例えばフォトレジストを塗布して表面を平坦化
し、酸化膜とフォトレジストのエッチング速度が同じに
なるようなエッチング条件で全面エッチングを行って、
酸化膜１６の表面を単結晶シリコン層７の表面とゲート
電極１４の間に形成する。次に、減圧ＣＶＤ法によりキ
ャパシタの下部電極となる多結晶シリコン膜１７と、更
に、その上に酸化膜１８を連続して堆積する（図１
５）。
し、更に例えばフォトレジストを塗布して表面を平坦化
し、酸化膜とフォトレジストのエッチング速度が同じに
なるようなエッチング条件で全面エッチングを行って、
酸化膜１６の表面を単結晶シリコン層７の表面とゲート
電極１４の間に形成する。次に、減圧ＣＶＤ法によりキ
ャパシタの下部電極となる多結晶シリコン膜１７と、更
に、その上に酸化膜１８を連続して堆積する（図１
５）。
【００３７】次に、キャパシタが形成される部分の酸化
膜１８をリゾグラフィ法によって除去し、更に多結晶シ
リコン膜１９を堆積する（図１６）。
膜１８をリゾグラフィ法によって除去し、更に多結晶シ
リコン膜１９を堆積する（図１６）。
【００３８】次に、例えばフォトレジストを塗布し、更
に全面エッチングによってキャパシタ領域のみフォトレ
ジストを残して酸化膜１８上の多結晶シリコン膜１９を
露出させる。続いて、フォトレジストをマスクに酸化膜
１８上の多結晶シリコン膜１９、酸化膜１８、更に酸化
膜１８の直下の多結晶シリコン膜１７をエッチングし、
フォトレジストを除去することによって、キャパシタの
下部電極が形成される。その上に、例えば酸化膜と窒化
膜との複合膜からなるキャパシタ誘電膜２０を形成し、
更に、例えば多結晶シリコン膜２１からなる上部電極を
堆積することによりキャパシタが形成される（図１
７）。２２は層間を絶縁する絶縁膜である。
に全面エッチングによってキャパシタ領域のみフォトレ
ジストを残して酸化膜１８上の多結晶シリコン膜１９を
露出させる。続いて、フォトレジストをマスクに酸化膜
１８上の多結晶シリコン膜１９、酸化膜１８、更に酸化
膜１８の直下の多結晶シリコン膜１７をエッチングし、
フォトレジストを除去することによって、キャパシタの
下部電極が形成される。その上に、例えば酸化膜と窒化
膜との複合膜からなるキャパシタ誘電膜２０を形成し、
更に、例えば多結晶シリコン膜２１からなる上部電極を
堆積することによりキャパシタが形成される（図１
７）。２２は層間を絶縁する絶縁膜である。
【００３９】
【発明の効果】以上のように、この発明による半導体記
憶装置によれば、ビット線上に形成され、前記ビット線
に一方電極が接続され、半導体基板の一方主面に垂直に
チャネルが形成されたトランジスタと、前記トランジス
タの上に形成され、前記トランジスタの他方電極に一方
電極を接続されたキャパシタとを備えて構成されている
ので、一つのメモリセルの占める領域を最小にして、半
導体記憶装置の集積度を向上することができるという効
果がある。
憶装置によれば、ビット線上に形成され、前記ビット線
に一方電極が接続され、半導体基板の一方主面に垂直に
チャネルが形成されたトランジスタと、前記トランジス
タの上に形成され、前記トランジスタの他方電極に一方
電極を接続されたキャパシタとを備えて構成されている
ので、一つのメモリセルの占める領域を最小にして、半
導体記憶装置の集積度を向上することができるという効
果がある。
【００４０】また、この発明による半導体記憶装置の製
造方法によれば、ビット線に一方電極を接続し、半導体
基板の一方主面に垂直にチャネルを有するトランジスタ
を前記ビット線上に形成する工程と、前記トランジスタ
の他方電極に一方電極を接続したキャパシタを前記トラ
ンジスタの上に形成する工程とを備えて構成されている
ので、一つのメモリセルの占める領域を最小にするキャ
パシタとトランジスタとビット線が半導体基板の主面に
対して垂直方向に積み重なった構造のメモリセルを容易
に製造することができ、半導体記憶装置の集積度を向上
することができるという効果がある。
造方法によれば、ビット線に一方電極を接続し、半導体
基板の一方主面に垂直にチャネルを有するトランジスタ
を前記ビット線上に形成する工程と、前記トランジスタ
の他方電極に一方電極を接続したキャパシタを前記トラ
ンジスタの上に形成する工程とを備えて構成されている
ので、一つのメモリセルの占める領域を最小にするキャ
パシタとトランジスタとビット線が半導体基板の主面に
対して垂直方向に積み重なった構造のメモリセルを容易
に製造することができ、半導体記憶装置の集積度を向上
することができるという効果がある。
【図１】この発明の一実施例によるＤＲＡＭのメモリセ
ルを示す断面図及び平面図である。
ルを示す断面図及び平面図である。
【図２】図１に示したメモリセルの一製造工程を示す断
面図及び平面図である。
面図及び平面図である。
【図３】図１に示したメモリセルの一製造工程を示す断
面図及び平面図である。
面図及び平面図である。
【図４】図１に示したメモリセルの一製造工程を示す断
面図及び平面図である。
面図及び平面図である。
【図５】図１に示したメモリセルの一製造工程を示す断
面図及び平面図である。
面図及び平面図である。
【図６】図１に示したメモリセルの一製造工程を示す断
面図及び平面図である。
面図及び平面図である。
【図７】図１に示したメモリセルの一製造工程を示す断
面図及び平面図である。
面図及び平面図である。
【図８】図１に示したメモリセルの一製造工程を示す断
面図及び平面図である。
面図及び平面図である。
【図９】図１に示したメモリセルの一製造工程を示す断
面図及び平面図である。
面図及び平面図である。
【図１０】図１に示したメモリセルの一製造工程を示す
断面図及び平面図である。
断面図及び平面図である。
【図１１】図１に示したメモリセルの一製造工程を示す
断面図及び平面図である。
断面図及び平面図である。
【図１２】図１に示したメモリセルの一製造工程を示す
断面図及び平面図である。
断面図及び平面図である。
【図１３】図１に示したメモリセルの一製造工程を示す
断面図及び平面図である。
断面図及び平面図である。
【図１４】図１に示したメモリセルの一製造工程を示す
断面図及び平面図である。
断面図及び平面図である。
【図１５】図１に示したメモリセルの一製造工程を示す
断面図及び平面図である。
断面図及び平面図である。
【図１６】図１に示したメモリセルの一製造工程を示す
断面図及び平面図である。
断面図及び平面図である。
【図１７】図１に示したメモリセルの一製造工程を示す
断面図及び平面図である。
断面図及び平面図である。
【図１８】一般的なＤＲＡＭのブロック図である。
【図１９】図１８に示したメモリセル４ビット分の等価
回路を示す回路図である。
回路を示す回路図である。
【図２０】従来の半導体記憶装置のメモリセルの断面図
である。
である。
１ 半導体基板 ２ 酸化膜 ３ 窒化膜 ４ 酸化膜 ５ ビット線 ６ 、６ａ′ 酸化膜 ７ 単結晶シリコン層 ８ 酸化膜 ９ 窒化膜 １０ 単結晶シリコン １１ ソース・ドレイン領域 １２ 酸化膜 １３ ゲート酸化膜 １４ ゲート電極及びワード線 １５ ソース・ドレイン領域 １６ 酸化膜 １７ 多結晶シリコン １８ 酸化膜 １９ 多結晶シリコン ２０ 誘電体膜 ２１ 多結晶シリコン ２２ 絶縁膜 ２３ トランジスタ ２４ キャパシタ
Claims (2)
- 【請求項１】 半導体基板と、 前記半導体基板の一方主面に形成されたビット線と、 前記ビット線上に形成され、前記ビット線に一方電極が
接続され、前記半導体基板の前記一方主面に垂直にチャ
ネルが形成されたトランジスタと、 前記トランジスタの制御電極に接続されたワード線と、 前記トランジスタの上に形成され、前記トランジスタの
他方電極に一方電極を接続されたキャパシタと、 を備えた半導体記憶装置。 - 【請求項２】 半導体基板を準備する工程と、 前記半導体基板の一方主面にビット線を形成する工程
と、 前記ビット線に一方電極を接続し、前記半導体基板の前
記一方主面に垂直にチャネルを有するトランジスタを前
記ビット線上に形成する工程と、 前記トランジスタの制御電極に接続したワード線を形成
する工程と、 前記トランジスタの他方電極に一方電極を接続したキャ
パシタを前記トランジスタの上に形成する工程と、 を備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218190A JPH0555504A (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218190A JPH0555504A (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555504A true JPH0555504A (ja) | 1993-03-05 |
Family
ID=16716027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3218190A Pending JPH0555504A (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555504A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2717950A1 (fr) * | 1994-03-28 | 1995-09-29 | Samsung Electronics Co Ltd | Ligne de bit enterrée et cellule de porte cylindrique et procédé de fabrication de ces éléments. |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182558A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | 半導体記憶装置 |
| JPH0430573A (ja) * | 1990-05-28 | 1992-02-03 | Toshiba Corp | 半導体記憶装置 |
| JPH04176168A (ja) * | 1990-11-08 | 1992-06-23 | Oki Electric Ind Co Ltd | 半導体メモリ装置の製造方法 |
-
1991
- 1991-08-29 JP JP3218190A patent/JPH0555504A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182558A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | 半導体記憶装置 |
| JPH0430573A (ja) * | 1990-05-28 | 1992-02-03 | Toshiba Corp | 半導体記憶装置 |
| JPH04176168A (ja) * | 1990-11-08 | 1992-06-23 | Oki Electric Ind Co Ltd | 半導体メモリ装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2717950A1 (fr) * | 1994-03-28 | 1995-09-29 | Samsung Electronics Co Ltd | Ligne de bit enterrée et cellule de porte cylindrique et procédé de fabrication de ces éléments. |
| DE4418352B4 (de) * | 1994-03-28 | 2006-11-02 | Samsung Electronics Co., Ltd., Suwon | Halbleiterbauelement mit einer Siliziumsäulen-Transistorstruktur mit ringförmig umgebendem Gate sowie Verfahren zu dessen Herstellung |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5047817A (en) | Stacked capacitor for semiconductor memory device | |
| US5216266A (en) | Semiconductor memory device having memory cells formed in trench and manufacturing method therefor | |
| US5032882A (en) | Semiconductor device having trench type structure | |
| US5712202A (en) | Method for fabricating a multiple walled crown capacitor of a semiconductor device | |
| KR0123260B1 (ko) | 스택형 커패시터를 갖는 반도체 장치와 그의 제조방법 | |
| US20020192901A1 (en) | Semiconductor memory device and manufacturing method thereof | |
| US20120153436A1 (en) | Semiconductor device and data processing system using the same | |
| JPH0412564A (ja) | 半導体記憶装置およびその製造方法 | |
| US20020117704A1 (en) | Memory cell capacitors having an over/under configuration | |
| JP2818964B2 (ja) | 積層構造の電荷蓄積部を有する半導体記憶装置の製造方法 | |
| JP2769664B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US20020053694A1 (en) | Method of forming a memory cell with self-aligned contacts | |
| JPH0529573A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH10189898A (ja) | 半導体装置およびその製造方法 | |
| US5272103A (en) | DRAM having a large dielectric breakdown voltage between an adjacent conductive layer and a capacitor electrode and method of manufacture thereof | |
| US5180683A (en) | Method of manufacturing stacked capacitor type semiconductor memory device | |
| US6133600A (en) | Memory device with improved domed capacitors | |
| JP2715012B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0499375A (ja) | 半導体記憶装置 | |
| JPH0691216B2 (ja) | 半導体記憶装置 | |
| JPH0722595A (ja) | 半導体装置およびその製造方法 | |
| JP2503689B2 (ja) | 半導体記憶装置 | |
| JPH02135775A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH03180062A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2996409B2 (ja) | 半導体装置およびその製造方法 |