JPH0555566A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0555566A JPH0555566A JP3240313A JP24031391A JPH0555566A JP H0555566 A JPH0555566 A JP H0555566A JP 3240313 A JP3240313 A JP 3240313A JP 24031391 A JP24031391 A JP 24031391A JP H0555566 A JPH0555566 A JP H0555566A
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- drain region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 耐放射線性を有するＭＯＳトランジスタのソ
ース・ドレイン間耐圧を向上する。 【構成】 ＭＯＳトランジスタのソース・ドレイン領域
１４のチャネル幅方向の両端のゲート酸化膜下に、ソー
ス・ドレイン領域１４とは極性の異なる高濃度不純物領
域１５を形成し、かつこの高濃度不純物領域１５とソー
ス・ドレイン領域１４との間に、ソース・ドレイン領域
と同じ極性でソース・ドレイン領域よりは不純物濃度の
低い不純物領域１６を形成する。
ース・ドレイン間耐圧を向上する。 【構成】 ＭＯＳトランジスタのソース・ドレイン領域
１４のチャネル幅方向の両端のゲート酸化膜下に、ソー
ス・ドレイン領域１４とは極性の異なる高濃度不純物領
域１５を形成し、かつこの高濃度不純物領域１５とソー
ス・ドレイン領域１４との間に、ソース・ドレイン領域
と同じ極性でソース・ドレイン領域よりは不純物濃度の
低い不純物領域１６を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
耐放射線性を有する半導体装置のソース・ドレイン間耐
圧を向上した半導体装置に関する。
耐放射線性を有する半導体装置のソース・ドレイン間耐
圧を向上した半導体装置に関する。
【０００２】
【従来の技術】従来のＭＯＳトランジスタでは、γ線に
代表されるような放射線が照射されると、酸化膜中で電
離が生じる。この電離によって正電荷と負電荷が生成さ
れるが、両電荷のうち、移動度の大きい負電荷（電子）
は直ちに消滅し、移動度の小さな正電荷は酸化膜中に取
り残されてしまう。この正電荷は徐々に酸化膜と基板と
の間にトラップされ、固定電荷となる。この電荷により
酸化膜下で反転が起こり、寄生ＭＯＳトランジスタを形
成してしまう。特に、この現象はフィールド酸化膜のよ
うな厚い酸化膜（７〜１０μｍ程度）で顕著に起こり、
ソース・ドレイン間に不要なリーク電流が流れ、特性劣
化を生じる。
代表されるような放射線が照射されると、酸化膜中で電
離が生じる。この電離によって正電荷と負電荷が生成さ
れるが、両電荷のうち、移動度の大きい負電荷（電子）
は直ちに消滅し、移動度の小さな正電荷は酸化膜中に取
り残されてしまう。この正電荷は徐々に酸化膜と基板と
の間にトラップされ、固定電荷となる。この電荷により
酸化膜下で反転が起こり、寄生ＭＯＳトランジスタを形
成してしまう。特に、この現象はフィールド酸化膜のよ
うな厚い酸化膜（７〜１０μｍ程度）で顕著に起こり、
ソース・ドレイン間に不要なリーク電流が流れ、特性劣
化を生じる。
【０００３】そこで、従来では、このソース・ドレイン
間のリーク電流を防ぐために、例えば図５に示すような
ＭＯＳトランジスタのＮ+ ソース・ドレイン領域１４の
チャネル幅方向両端のゲート電極１３及びゲート酸化膜
下に高濃度のＰ+ 不純物領域１５を設け、フィールド酸
化膜下のリーク電流経路の形成を抑えたものが提案され
ている。又、一般に放射線によってリーク電流が問題と
なるのはＮチャネルＭＯＳトランジスタであり、この方
策はＰチャネルＭＯＳトランジスタには適用されない。
間のリーク電流を防ぐために、例えば図５に示すような
ＭＯＳトランジスタのＮ+ ソース・ドレイン領域１４の
チャネル幅方向両端のゲート電極１３及びゲート酸化膜
下に高濃度のＰ+ 不純物領域１５を設け、フィールド酸
化膜下のリーク電流経路の形成を抑えたものが提案され
ている。又、一般に放射線によってリーク電流が問題と
なるのはＮチャネルＭＯＳトランジスタであり、この方
策はＰチャネルＭＯＳトランジスタには適用されない。
【０００４】
【発明が解決しようとする課題】上述した耐放射線性を
有する半導体装置のソース・ドレイン領域間のリーク電
流を抑止するためのＰ+ 不純物領域１５は、不純物濃度
が高い程その効果は大きくなる。しかしながら、不純物
濃度を上げることで、このＰ+ 不純物領域１５と隣接し
ているＮ+ ソース・ドレイン領域１４間の耐圧の低下を
まねくという問題がある。例えば、Ｐ+ 不純物領域１５
の深さ方向 0.1μｍでの濃度を１０12cm-3程度、Ｎ+ ソ
ース・ドレイン領域１４の深さ方向 0.1μｍでの濃度を
１０15cm-3程度とすると、ソース・ドレイン間の耐圧は
７〜８Ｖ程度まで低下する。因みに、通常のＭＯＳトラ
ンジスタのソース・ドレイン領域間の耐圧は１２〜１５
Ｖ程度である。本発明の目的は、耐放射線性を有するＭ
ＯＳトランジスタにおけるソース・ドレイン間耐圧を向
上した半導体装置を提供することにある。
有する半導体装置のソース・ドレイン領域間のリーク電
流を抑止するためのＰ+ 不純物領域１５は、不純物濃度
が高い程その効果は大きくなる。しかしながら、不純物
濃度を上げることで、このＰ+ 不純物領域１５と隣接し
ているＮ+ ソース・ドレイン領域１４間の耐圧の低下を
まねくという問題がある。例えば、Ｐ+ 不純物領域１５
の深さ方向 0.1μｍでの濃度を１０12cm-3程度、Ｎ+ ソ
ース・ドレイン領域１４の深さ方向 0.1μｍでの濃度を
１０15cm-3程度とすると、ソース・ドレイン間の耐圧は
７〜８Ｖ程度まで低下する。因みに、通常のＭＯＳトラ
ンジスタのソース・ドレイン領域間の耐圧は１２〜１５
Ｖ程度である。本発明の目的は、耐放射線性を有するＭ
ＯＳトランジスタにおけるソース・ドレイン間耐圧を向
上した半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
ＭＯＳトランジスタのソース・ドレイン領域のチャネル
幅方向の両端のゲート酸化膜下に、ソース・ドレイン領
域とは極性の異なる高濃度不純物領域を形成し、かつこ
の高濃度不純物領域とソース・ドレイン領域との間に、
ソース・ドレイン領域と同じ極性でソース・ドレイン領
域よりは不純物濃度の低い不純物領域を形成する。又
は、高濃度不純物領域とソース・ドレイン領域との間
に、高濃度不純物領域と同じ極性で高濃度不純物領域よ
りは不純物濃度の低い不純物領域を形成する。
ＭＯＳトランジスタのソース・ドレイン領域のチャネル
幅方向の両端のゲート酸化膜下に、ソース・ドレイン領
域とは極性の異なる高濃度不純物領域を形成し、かつこ
の高濃度不純物領域とソース・ドレイン領域との間に、
ソース・ドレイン領域と同じ極性でソース・ドレイン領
域よりは不純物濃度の低い不純物領域を形成する。又
は、高濃度不純物領域とソース・ドレイン領域との間
に、高濃度不純物領域と同じ極性で高濃度不純物領域よ
りは不純物濃度の低い不純物領域を形成する。
【０００６】
【作用】本発明によれば、高濃度不純物領域とソース・
ドレイン領域間に設けた不純物領域によって、ソース・
ドレイン間耐圧を低下させることなく、放射線によるソ
ース・ドレイン間リーク電流が低減される。
ドレイン領域間に設けた不純物領域によって、ソース・
ドレイン間耐圧を低下させることなく、放射線によるソ
ース・ドレイン間リーク電流が低減される。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例の平面図であり、図２
（ａ）〜（ｄ）はそれぞれ図１のＡＡ，ＢＢ，ＣＣ，Ｄ
Ｄ線に沿う断面図である。これらの図において、Ｐウェ
ル１１上にゲート酸化膜１２及びゲート電極１３を形成
する。又、Ｐウェル１１にはゲート電極１３を挟んでＮ
+ ソース・ドレイン領域１４を形成する。そして、これ
らＮ+ ソース・ドレイン領域１４のチャネル幅方向の両
側にはＰ+ 不純物領域１５を形成している。更に、この
Ｐ+ 不純物領域１５とＮ+ ソース・ドレイン領域１４の
間に、ソース・ドレイン領域１４よりも不純物濃度の低
いＮ- 不純物領域１６を設けている。
る。図１は本発明の第１実施例の平面図であり、図２
（ａ）〜（ｄ）はそれぞれ図１のＡＡ，ＢＢ，ＣＣ，Ｄ
Ｄ線に沿う断面図である。これらの図において、Ｐウェ
ル１１上にゲート酸化膜１２及びゲート電極１３を形成
する。又、Ｐウェル１１にはゲート電極１３を挟んでＮ
+ ソース・ドレイン領域１４を形成する。そして、これ
らＮ+ ソース・ドレイン領域１４のチャネル幅方向の両
側にはＰ+ 不純物領域１５を形成している。更に、この
Ｐ+ 不純物領域１５とＮ+ ソース・ドレイン領域１４の
間に、ソース・ドレイン領域１４よりも不純物濃度の低
いＮ- 不純物領域１６を設けている。
【０００８】今、このＮ- 不純物領域１６の不純物濃度
を１０15cm-3とし、Ｐ+ 不純物領域１５の不純物濃度を
１０12cm-3程度とすると、Ｎ+ ソース・ドレイン領域１
４間の耐圧を１０Ｖ以上に改善することができる。した
がって、放射線によるソース・ドレイン間のリーク電流
を数１０ｐＡ程度に抑制して耐放射線性を１０ＫＧｙ以
上に向上することができる。
を１０15cm-3とし、Ｐ+ 不純物領域１５の不純物濃度を
１０12cm-3程度とすると、Ｎ+ ソース・ドレイン領域１
４間の耐圧を１０Ｖ以上に改善することができる。した
がって、放射線によるソース・ドレイン間のリーク電流
を数１０ｐＡ程度に抑制して耐放射線性を１０ＫＧｙ以
上に向上することができる。
【０００９】図３は本発明の第２実施例の平面図であ
り、図４（ａ）〜（ｄ）はそれぞれ図３のＡ′Ａ′，
Ｂ′Ｂ′，Ｃ′Ｃ′，Ｄ′Ｄ′線に沿う断面図である。
又、これらの図において、前記実施例と同一部分には同
一符号を付してある。この実施例では、Ｎ+ ソース・ド
レイン領域１４とＰ+ 不純物領域１５との間に、Ｐ+ 不
純物領域１５よりも不純物濃度の低いＰ- 不純物領域１
７を設けている。又、ここではＰ+不純物領域１５の一
部を、Ｐ- 不純物領域１７間のチャネル領域にまで延長
させている。
り、図４（ａ）〜（ｄ）はそれぞれ図３のＡ′Ａ′，
Ｂ′Ｂ′，Ｃ′Ｃ′，Ｄ′Ｄ′線に沿う断面図である。
又、これらの図において、前記実施例と同一部分には同
一符号を付してある。この実施例では、Ｎ+ ソース・ド
レイン領域１４とＰ+ 不純物領域１５との間に、Ｐ+ 不
純物領域１５よりも不純物濃度の低いＰ- 不純物領域１
７を設けている。又、ここではＰ+不純物領域１５の一
部を、Ｐ- 不純物領域１７間のチャネル領域にまで延長
させている。
【００１０】このようにＰ- 不純物領域１７をＰ+ 不純
物領域１５と同じ極性で構成すると、第１実施例ではＮ
- 不純物領域１６を形成するために砒素やリンのイオン
注入が必要であるが、第２実施例ではＰ- 不純物領域１
７を形成するためのボロンイオン注入を省略することが
できる。即ち、ＮチャネルＭＯＳトランジスタはＮ型半
導体基板を用いた場合Ｐウェル内に形成されるが、この
Ｐウェルの不純物濃度を制御して目的のＰ- 不純物領域
の不純物濃度（１０13cm-3程度）に近づけることで、Ｐ
- 不純物領域１７を形成するためのイオン注入が省略で
きる。但し、トランジスタのしきい値は他のイオン注入
によって制御するものとする。
物領域１５と同じ極性で構成すると、第１実施例ではＮ
- 不純物領域１６を形成するために砒素やリンのイオン
注入が必要であるが、第２実施例ではＰ- 不純物領域１
７を形成するためのボロンイオン注入を省略することが
できる。即ち、ＮチャネルＭＯＳトランジスタはＮ型半
導体基板を用いた場合Ｐウェル内に形成されるが、この
Ｐウェルの不純物濃度を制御して目的のＰ- 不純物領域
の不純物濃度（１０13cm-3程度）に近づけることで、Ｐ
- 不純物領域１７を形成するためのイオン注入が省略で
きる。但し、トランジスタのしきい値は他のイオン注入
によって制御するものとする。
【００１１】
【発明の効果】以上説明したように本発明は、ＭＯＳト
ランジスタのソース・ドレイン領域と、その両端に設け
た高濃度不純物領域との間に、低濃度の不純物領域を設
けているので、ソース・ドレイン間耐圧を低下させるこ
となく、放射線によるソース・ドレイン間のリーク電流
を抑制し、耐放射線性の向上を可能とする効果がある。
ランジスタのソース・ドレイン領域と、その両端に設け
た高濃度不純物領域との間に、低濃度の不純物領域を設
けているので、ソース・ドレイン間耐圧を低下させるこ
となく、放射線によるソース・ドレイン間のリーク電流
を抑制し、耐放射線性の向上を可能とする効果がある。
【図１】本発明の第１実施例の平面図である。
【図２】（ａ）乃至（ｄ）はそれぞれ図１のＡＡ〜ＤＤ
線に沿う断面図である。
線に沿う断面図である。
【図３】本発明の第２実施例の平面図である。
【図４】（ａ）乃至（ｄ）はそれぞれ図３のＡ′Ａ′〜
Ｄ′Ｄ′線に沿う断面図である。
Ｄ′Ｄ′線に沿う断面図である。
【図５】従来のＭＯＳトランジスタの平面図である。
１１ Ｐウェル １３ ゲート電極 １４ Ｎ+ ソース・ドレイン領域 １５ Ｐ+ 不純物領域 １６ Ｎ- 不純物領域 １７ Ｐ- 不純物領域
Claims (2)
- 【請求項１】 ＭＯＳトランジスタを有する半導体装置
において、ソース・ドレイン領域のチャネル幅方向の両
端のゲート酸化膜下に、ソース・ドレイン領域とは極性
の異なる高濃度不純物領域を形成し、かつこの高濃度不
純物領域と前記ソース・ドレイン領域との間に、ソース
・ドレイン領域と同じ極性でソース・ドレイン領域より
は不純物濃度の低い不純物領域を形成したことを特徴と
する半導体装置。 - 【請求項２】 ＭＯＳトランジスタを有する半導体装置
において、ソース・ドレイン領域のチャネル幅方向の両
端のゲート酸化膜下に、ソース・ドレイン領域とは極性
の異なる高濃度不純物領域を形成し、かつこの高濃度不
純物領域と前記ソース・ドレイン領域との間に、高濃度
不純物領域と同じ極性で高濃度不純物領域よりは不純物
濃度の低い不純物領域を形成したことを特徴とする半導
体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240313A JPH0555566A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
| US07/936,017 US5357137A (en) | 1991-08-28 | 1992-08-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240313A JPH0555566A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555566A true JPH0555566A (ja) | 1993-03-05 |
Family
ID=17057607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240313A Pending JPH0555566A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5357137A (ja) |
| JP (1) | JPH0555566A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006523962A (ja) * | 2003-04-16 | 2006-10-19 | レイセオン・カンパニー | 修正されたｃｍｏｓプロセスにより製造された放射線硬化トランジスタ |
| US20230261087A1 (en) * | 2022-02-15 | 2023-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low random telegraph noise device |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07226446A (ja) * | 1994-02-12 | 1995-08-22 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6424010B2 (en) | 1996-11-15 | 2002-07-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having reduced power consumption without a reduction in the source/drain breakdown voltage |
| JP4104701B2 (ja) * | 1997-06-26 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4236722B2 (ja) * | 1998-02-05 | 2009-03-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4686829B2 (ja) * | 1999-09-17 | 2011-05-25 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
| FR2807206A1 (fr) * | 2000-03-31 | 2001-10-05 | St Microelectronics Sa | Transistor mos dans un circuit integre et procede de formation de zone active |
| US6359298B1 (en) * | 2000-07-20 | 2002-03-19 | Advanced Micro Devices, Inc. | Capacitively coupled DTMOS on SOI for multiple devices |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL164424C (nl) * | 1970-06-04 | 1980-12-15 | Philips Nv | Werkwijze voor het vervaardigen van een veldeffect- transistor met een geisoleerde stuurelektrode, waarbij een door een tegen oxydatie maskerende laag vrijgelaten deel van het oppervlak van een siliciumlichaam aan een oxydatiebehandeling wordt onderworpen ter verkrijging van een althans gedeeltelijk in het siliciumlichaam verzonken siliciumoxydelaag. |
| US3711753A (en) * | 1971-06-04 | 1973-01-16 | Signetics Corp | Enhancement mode n-channel mos structure and method |
| JPS5696854A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Semiconductor memory device |
| US4426766A (en) * | 1981-10-21 | 1984-01-24 | Hughes Aircraft Company | Method of fabricating high density high breakdown voltage CMOS devices |
| US4748489A (en) * | 1985-03-22 | 1988-05-31 | Nec Corporation | Integrated circuit semiconductor device having improved isolation region |
-
1991
- 1991-08-28 JP JP3240313A patent/JPH0555566A/ja active Pending
-
1992
- 1992-08-27 US US07/936,017 patent/US5357137A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006523962A (ja) * | 2003-04-16 | 2006-10-19 | レイセオン・カンパニー | 修正されたｃｍｏｓプロセスにより製造された放射線硬化トランジスタ |
| US20230261087A1 (en) * | 2022-02-15 | 2023-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low random telegraph noise device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5357137A (en) | 1994-10-18 |
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