JPH0548109A - 縦型ｍｏｓトランジスタおよびその製造方法 - Google Patents
縦型ｍｏｓトランジスタおよびその製造方法Info
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- JPH0548109A JPH0548109A JP3225071A JP22507191A JPH0548109A JP H0548109 A JPH0548109 A JP H0548109A JP 3225071 A JP3225071 A JP 3225071A JP 22507191 A JP22507191 A JP 22507191A JP H0548109 A JPH0548109 A JP H0548109A
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- drain
- mos transistor
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- oxide film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
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- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 チャネル方向の電界を緩和することにより、
縦型ＭＯＳトランジスタの耐圧の向上を図る。 【構成】 縦型ＭＯＳトランジスタにおいて、チャネル
部を構成する半導体層とドレインを構成する半導体層の
間にドレインと同種の半導体で、かつ濃度の低い緩衝領
域を設ける。
縦型ＭＯＳトランジスタの耐圧の向上を図る。 【構成】 縦型ＭＯＳトランジスタにおいて、チャネル
部を構成する半導体層とドレインを構成する半導体層の
間にドレインと同種の半導体で、かつ濃度の低い緩衝領
域を設ける。
Description
【０００１】
【産業上の利用分野】この発明は縦型ＭＯＳトランジス
タに関し、特に、高耐圧縦型ＭＯＳトランジスタおよび
その製造方法に関するものである。
タに関し、特に、高耐圧縦型ＭＯＳトランジスタおよび
その製造方法に関するものである。
【０００２】
【従来の技術】図４及び図５は従来の縦型ＭＯＳトラン
ジスタ構造の概観及び断面図であり、図において１は下
地の半導体基板、２は素子分離絶縁膜であるフィールド
酸化膜、３はゲート酸化膜、４はゲート電極、５はソー
ス領域、６はドレイン領域、７はフィールド酸化膜上に
設けられた半導体のアイランドである。
ジスタ構造の概観及び断面図であり、図において１は下
地の半導体基板、２は素子分離絶縁膜であるフィールド
酸化膜、３はゲート酸化膜、４はゲート電極、５はソー
ス領域、６はドレイン領域、７はフィールド酸化膜上に
設けられた半導体のアイランドである。
【０００３】次に動作について説明する。ゲート電極４
に電圧が印加されると、信号の伝播路であるチャネルが
アイランド７とゲート酸化膜３の界面に形成される。チ
ャネルが形成されると、ドレイン領域６に電圧を印加す
ることによってキャリアがソース領域５から走行してい
く。
に電圧が印加されると、信号の伝播路であるチャネルが
アイランド７とゲート酸化膜３の界面に形成される。チ
ャネルが形成されると、ドレイン領域６に電圧を印加す
ることによってキャリアがソース領域５から走行してい
く。
【０００４】このとき、ドレイン６領域でのｐｎ接合部
における電界強度Ｅm は、この領域における不純物の濃
度勾配をａとすると、 Ｅm ａ1/3 で与えられる。
における電界強度Ｅm は、この領域における不純物の濃
度勾配をａとすると、 Ｅm ａ1/3 で与えられる。
【０００５】
【発明が解決しようとする課題】従来の縦型ＭＯＳトラ
ンジスタは以上のように構成されているので、ドレイン
領域６でのｐｎ接合部における電界強度Ｅmが大きくな
ると接合降伏が生じ、このＭＯＳトランジスタのスイッ
チング素子としての動作は保証されないこととなり、ま
た、チャネルのドレイン領域６側端部が急峻な階段接合
となっているので、接合部における電界強度が大きくな
り、素子の耐圧が小さくなるなどという問題点があっ
た。
ンジスタは以上のように構成されているので、ドレイン
領域６でのｐｎ接合部における電界強度Ｅmが大きくな
ると接合降伏が生じ、このＭＯＳトランジスタのスイッ
チング素子としての動作は保証されないこととなり、ま
た、チャネルのドレイン領域６側端部が急峻な階段接合
となっているので、接合部における電界強度が大きくな
り、素子の耐圧が小さくなるなどという問題点があっ
た。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、縦型ＭＯＳトランジスタにおい
て、緩やかな濃度勾配を持った、ドレイン領域の緩衝領
域を形成することにより、ドレイン接合部での電界強度
Ｅm を緩和した、高耐圧の縦型ＭＯＳトランジスタおよ
びその製造方法を提供することを目的とする。
ためになされたもので、縦型ＭＯＳトランジスタにおい
て、緩やかな濃度勾配を持った、ドレイン領域の緩衝領
域を形成することにより、ドレイン接合部での電界強度
Ｅm を緩和した、高耐圧の縦型ＭＯＳトランジスタおよ
びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る縦型ＭＯ
Ｓトランジスタは、ドレイン領域と活性領域の間に、ド
レイン領域と反対電荷をもち、かつ、ドレイン領域と同
種の半導体で、不純物濃度の低い緩衝領域を形成するも
のである。
Ｓトランジスタは、ドレイン領域と活性領域の間に、ド
レイン領域と反対電荷をもち、かつ、ドレイン領域と同
種の半導体で、不純物濃度の低い緩衝領域を形成するも
のである。
【０００８】また、この発明に係る縦型ＭＯＳトランジ
スタの製造方法は、ドレイン領域と活性領域の間に、ド
レイン領域と反対電荷をもち、かつ、ドレイン領域と同
種の半導体で、不純物濃度の低い緩衝領域を形成する工
程を含むものである。
スタの製造方法は、ドレイン領域と活性領域の間に、ド
レイン領域と反対電荷をもち、かつ、ドレイン領域と同
種の半導体で、不純物濃度の低い緩衝領域を形成する工
程を含むものである。
【０００９】
【作用】この発明における縦型ＭＯＳトランジスタは、
ドレイン領域の緩衝領域を形成したことにより、縦型Ｍ
ＯＳトランジスタにおけるドレイン接合部での濃度勾配
を緩やかにし、空乏層の拡がりを大きくし、電界強度を
抑制するので、素子の耐圧を向上させる。
ドレイン領域の緩衝領域を形成したことにより、縦型Ｍ
ＯＳトランジスタにおけるドレイン接合部での濃度勾配
を緩やかにし、空乏層の拡がりを大きくし、電界強度を
抑制するので、素子の耐圧を向上させる。
【００１０】また、この発明における縦型ＭＯＳトラン
ジスタの製造方法は、ドレイン領域と活性領域の間に、
ドレイン領域と反対電荷をもち、かつ、ドレイン領域と
同種の半導体で、不純物濃度の低い緩衝領域を形成する
ようにしたので、縦型ＭＯＳトランジスタにおけるドレ
イン接合部での濃度勾配が緩やかになり、チャネル方向
の電界が緩和され、高耐圧の縦型ＭＯＳトランジスタが
得られ、信頼性も向上する。
ジスタの製造方法は、ドレイン領域と活性領域の間に、
ドレイン領域と反対電荷をもち、かつ、ドレイン領域と
同種の半導体で、不純物濃度の低い緩衝領域を形成する
ようにしたので、縦型ＭＯＳトランジスタにおけるドレ
イン接合部での濃度勾配が緩やかになり、チャネル方向
の電界が緩和され、高耐圧の縦型ＭＯＳトランジスタが
得られ、信頼性も向上する。
【００１１】
【実施例】図１，図２はこの発明の一実施例による縦型
ｎ型ＭＯＳトランジスタの概観及び断面を示した図であ
り、図において１は下地の半導体基板、２は素子分離絶
縁膜であるフィールド酸化膜、３はゲート酸化膜、４は
ゲート電極、５，６はｎ+ 層からなるソース領域，ドレ
イン領域、５' ，６' はｎ- 層からなるソース領域５の
緩衝領域，ドレイン領域６の緩衝領域、７はフィールド
酸化膜２上に設けられたｐ層からなる半導体のアイラン
ドである。
ｎ型ＭＯＳトランジスタの概観及び断面を示した図であ
り、図において１は下地の半導体基板、２は素子分離絶
縁膜であるフィールド酸化膜、３はゲート酸化膜、４は
ゲート電極、５，６はｎ+ 層からなるソース領域，ドレ
イン領域、５' ，６' はｎ- 層からなるソース領域５の
緩衝領域，ドレイン領域６の緩衝領域、７はフィールド
酸化膜２上に設けられたｐ層からなる半導体のアイラン
ドである。
【００１２】なお、下地基板１の厚みは〜数μｍ、フィ
ールド酸化膜２の厚みは０．８〜１μｍ、ゲート酸化膜
３の厚みは１００〜２００ 、ゲート電極膜４の厚みは
３０００〜５０００ 、ソース領域５，ドレイン領域６
の深さは〜０．２μｍ、また、図中のＷL は〜１μｍ、
Ｗh は〜２μｍ、チャネル長Ｌg は〜０．３μｍであ
る。
ールド酸化膜２の厚みは０．８〜１μｍ、ゲート酸化膜
３の厚みは１００〜２００ 、ゲート電極膜４の厚みは
３０００〜５０００ 、ソース領域５，ドレイン領域６
の深さは〜０．２μｍ、また、図中のＷL は〜１μｍ、
Ｗh は〜２μｍ、チャネル長Ｌg は〜０．３μｍであ
る。
【００１３】次に製造方法について説明する。図３は上
記実施例によるｎ形縦型ＭＯＳトランジスタの製造フロ
ーを示した図であり、下記ａ〜ｅのような方法で順次製
造してゆく。 (a) 下地基板１をＲＩＥ（Reactive Ion Etching) 等で
エッチングを行い、半導体アイランド７層を形成する。 (b) アイランド７層の上部及び側面部にＣＶＤ法で窒化
膜を形成した後、下地基板１を酸化し、フィールド酸化
膜２が形成された後、前記アイランド７層の上部および
側面部の窒化膜を除去する。 (c) ＣＶＤ等によりゲート酸化膜３及びゲート電極４と
なるポリシリコンを形成後、パターニングを行い、ゲー
ト構造を作製する。その後、該ゲートをマスクとしてＡ
ｓのイオン注入を行い、ソース領域，ドレイン領域のｎ
+層５，６を形成する。 (d) ゲート酸化膜３及びゲート電極４の端部をエッチン
グする。 (e) (d) で短くされたゲートをマスクにしてｐのイオン
を注入することによりｎ- 層のソース領域５の緩衝領域
５' ，ドレイン領域６の緩衝領域６' を形成する。
記実施例によるｎ形縦型ＭＯＳトランジスタの製造フロ
ーを示した図であり、下記ａ〜ｅのような方法で順次製
造してゆく。 (a) 下地基板１をＲＩＥ（Reactive Ion Etching) 等で
エッチングを行い、半導体アイランド７層を形成する。 (b) アイランド７層の上部及び側面部にＣＶＤ法で窒化
膜を形成した後、下地基板１を酸化し、フィールド酸化
膜２が形成された後、前記アイランド７層の上部および
側面部の窒化膜を除去する。 (c) ＣＶＤ等によりゲート酸化膜３及びゲート電極４と
なるポリシリコンを形成後、パターニングを行い、ゲー
ト構造を作製する。その後、該ゲートをマスクとしてＡ
ｓのイオン注入を行い、ソース領域，ドレイン領域のｎ
+層５，６を形成する。 (d) ゲート酸化膜３及びゲート電極４の端部をエッチン
グする。 (e) (d) で短くされたゲートをマスクにしてｐのイオン
を注入することによりｎ- 層のソース領域５の緩衝領域
５' ，ドレイン領域６の緩衝領域６' を形成する。
【００１４】次に、動作について説明する。一般に縦型
ＭＯＳトランジスタのチャネル方向の電界強度は、その
動作時において、チャネル側ドレイン端部で最大とな
る。この最大電界強度をトランジスタの性能を低下させ
ずに抑制することは、微細化を進める上で、耐ホットキ
ャリアなどによる素子の信頼性や耐圧の向上等の点で重
要な因子である。
ＭＯＳトランジスタのチャネル方向の電界強度は、その
動作時において、チャネル側ドレイン端部で最大とな
る。この最大電界強度をトランジスタの性能を低下させ
ずに抑制することは、微細化を進める上で、耐ホットキ
ャリアなどによる素子の信頼性や耐圧の向上等の点で重
要な因子である。
【００１５】チャネル側ドレイン領域６端部での電界強
度は、チャネル端からドレイン領域６にかけての不純物
濃度勾配と密接な関係がある。ｐｎ接合理論から、チャ
ネル端からドレイン領域６にかけて、急峻な階段接合よ
りも緩やかな濃度勾配を持っている方が空乏層の拡がり
が大きくなり、電界強度を抑えられることが知られてい
る（最大電界強度は傾斜接合の場合、濃度勾配ａに対し
て〜ａ1/3 で変化する）。
度は、チャネル端からドレイン領域６にかけての不純物
濃度勾配と密接な関係がある。ｐｎ接合理論から、チャ
ネル端からドレイン領域６にかけて、急峻な階段接合よ
りも緩やかな濃度勾配を持っている方が空乏層の拡がり
が大きくなり、電界強度を抑えられることが知られてい
る（最大電界強度は傾斜接合の場合、濃度勾配ａに対し
て〜ａ1/3 で変化する）。
【００１６】よって、チャネルのｐ領域とドレイン領域
６のｎ+ 領域の間に緩衝領域としてｎ- 層６' を設けた
ことにより、濃度勾配が緩やかになり、電界強度が抑制
され、素子の耐圧の向上が図られる。
６のｎ+ 領域の間に緩衝領域としてｎ- 層６' を設けた
ことにより、濃度勾配が緩やかになり、電界強度が抑制
され、素子の耐圧の向上が図られる。
【００１７】なお、上記実施例では、ｎチャネル型の縦
型ＭＯＳトランジスタについて説明したが、ｐチャネル
型の縦型ＭＯＳトランジスタにおいても、ｎ型半導体か
らなるチャネル領域とドレインのｐ+ 領域の間にｐ-層
からなる緩衝領域を設けた構造にすることによって、同
様な電界抑制効果を得ることができる。
型ＭＯＳトランジスタについて説明したが、ｐチャネル
型の縦型ＭＯＳトランジスタにおいても、ｎ型半導体か
らなるチャネル領域とドレインのｐ+ 領域の間にｐ-層
からなる緩衝領域を設けた構造にすることによって、同
様な電界抑制効果を得ることができる。
【００１８】
【発明の効果】以上のように、この発明に係る縦型ＭＯ
Ｓトランジスタによれば、ドレインの活性領域側に緩衝
領域を設けて電界強度を抑制できるように構成したの
で、縦型ＭＯＳトランジスタの耐圧の向上を図れる効果
がある。
Ｓトランジスタによれば、ドレインの活性領域側に緩衝
領域を設けて電界強度を抑制できるように構成したの
で、縦型ＭＯＳトランジスタの耐圧の向上を図れる効果
がある。
【００１９】また、この発明に係る縦型ＭＯＳトランジ
スタの製造方法によれば、ドレインの活性領域側に、ド
レインと反対電荷をもち、かつ、ドレインと同種の半導
体で、不純物濃度の低い緩衝領域を形成するようにした
ので、ドレイン接合部における濃度勾配を緩やかにし、
電界強度を緩和することにより、高耐圧の縦型ＭＯＳト
ランジスタを得ることができ、信頼性も向上する。
スタの製造方法によれば、ドレインの活性領域側に、ド
レインと反対電荷をもち、かつ、ドレインと同種の半導
体で、不純物濃度の低い緩衝領域を形成するようにした
ので、ドレイン接合部における濃度勾配を緩やかにし、
電界強度を緩和することにより、高耐圧の縦型ＭＯＳト
ランジスタを得ることができ、信頼性も向上する。
【図１】この発明の一実施例による縦型ＭＯＳトランジ
スタの概観図である。
スタの概観図である。
【図２】この発明の一実施例による縦型ＭＯＳトランジ
スタの概略断面図である。
スタの概略断面図である。
【図３】この発明の一実施例による縦型ＭＯＳトランジ
スタの製造フローの概略図である。
スタの製造フローの概略図である。
【図４】従来の縦型ＭＯＳトランジスタの概観図であ
る。
る。
【図５】従来の縦型ＭＯＳトランジスタの概略断面図で
ある。
ある。
１ 下地の半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ５' ソース緩衝領域 ６' ドレイン緩衝領域 ７ アイランド領域
【手続補正書】
【提出日】平成４年４月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図４及び図５は従来の縦型ＭＯＳトラン
ジスタ構造の概観を示す斜視図及び断面図であり、図に
おいて１は下地の半導体基板、２は素子分離絶縁膜であ
るフィールド酸化膜、３はゲート酸化膜、４はゲート電
極、５はソース領域、６はドレイン領域、７はフィール
ド酸化膜上に設けられた半導体のアイランドである。
ジスタ構造の概観を示す斜視図及び断面図であり、図に
おいて１は下地の半導体基板、２は素子分離絶縁膜であ
るフィールド酸化膜、３はゲート酸化膜、４はゲート電
極、５はソース領域、６はドレイン領域、７はフィール
ド酸化膜上に設けられた半導体のアイランドである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】このとき、ドレイン６領域でのｐｎ接合部
における電界強度Ｅm は、この領域における不純物の濃
度勾配をａとすると、ａ1/3 に比例した値となる。
における電界強度Ｅm は、この領域における不純物の濃
度勾配をａとすると、ａ1/3 に比例した値となる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【課題を解決するための手段】この発明に係る縦型ＭＯ
Ｓトランジスタは、ドレイン領域と活性領域の間に、ド
レイン領域と同種の半導体で、不純物濃度の低い緩衝領
域を形成するものである。
Ｓトランジスタは、ドレイン領域と活性領域の間に、ド
レイン領域と同種の半導体で、不純物濃度の低い緩衝領
域を形成するものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】また、この発明に係る縦型ＭＯＳトランジ
スタの製造方法は、ドレイン領域と活性領域の間に、ド
レイン領域と同種の半導体で、不純物濃度の低い緩衝領
域を形成する工程を含むものである。
スタの製造方法は、ドレイン領域と活性領域の間に、ド
レイン領域と同種の半導体で、不純物濃度の低い緩衝領
域を形成する工程を含むものである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】また、この発明における縦型ＭＯＳトラン
ジスタの製造方法は、ドレイン領域と活性領域の間に、
ドレイン領域と同種の半導体で、不純物濃度の低い緩衝
領域を形成するようにしたので、縦型ＭＯＳトランジス
タにおけるドレイン接合部での濃度勾配が緩やかにな
り、チャネル方向の電界が緩和され、高耐圧の縦型ＭＯ
Ｓトランジスタが得られ、信頼性も向上する。
ジスタの製造方法は、ドレイン領域と活性領域の間に、
ドレイン領域と同種の半導体で、不純物濃度の低い緩衝
領域を形成するようにしたので、縦型ＭＯＳトランジス
タにおけるドレイン接合部での濃度勾配が緩やかにな
り、チャネル方向の電界が緩和され、高耐圧の縦型ＭＯ
Ｓトランジスタが得られ、信頼性も向上する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【実施例】図１，図２はこの発明の一実施例による縦型
ｎ型ＭＯＳトランジスタの概観を示す斜視図及び断面図
であり、図において１は下地の半導体基板、２は素子分
離絶縁膜であるフィールド酸化膜、３はゲート酸化膜、
４はゲート電極、５，６はｎ+ 層からなるソース領域，
ドレイン領域、５′，６′はｎ- 層からなるソース領域
５の緩衝領域，ドレイン領域６の緩衝領域、７はフィー
ルド酸化膜２上に設けられたｐ層からなる半導体のアイ
ランドである。
ｎ型ＭＯＳトランジスタの概観を示す斜視図及び断面図
であり、図において１は下地の半導体基板、２は素子分
離絶縁膜であるフィールド酸化膜、３はゲート酸化膜、
４はゲート電極、５，６はｎ+ 層からなるソース領域，
ドレイン領域、５′，６′はｎ- 層からなるソース領域
５の緩衝領域，ドレイン領域６の緩衝領域、７はフィー
ルド酸化膜２上に設けられたｐ層からなる半導体のアイ
ランドである。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】なお、下地基板１の厚みは〜数μｍ、フィ
ールド酸化膜２の厚みは０．８〜１μｍ、ゲート酸化膜
３の厚みは１００〜２００オングストローム、ゲート電
極膜４の厚みは３０００〜５０００オングストローム、
ソース領域５，ドレイン領域６の深さは〜０．２μｍ、
また、図中のＷL は〜１μｍ、Ｗh は〜２μｍ、チャネ
ル長Ｌg は〜０．３μｍである。
ールド酸化膜２の厚みは０．８〜１μｍ、ゲート酸化膜
３の厚みは１００〜２００オングストローム、ゲート電
極膜４の厚みは３０００〜５０００オングストローム、
ソース領域５，ドレイン領域６の深さは〜０．２μｍ、
また、図中のＷL は〜１μｍ、Ｗh は〜２μｍ、チャネ
ル長Ｌg は〜０．３μｍである。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】次に製造方法について説明する。図３は上
記実施例によるｎ形縦型ＭＯＳトランジスタの製造フロ
ーを示した図であり、図中、図１，図２と同一符号は同
一または相当部分を示す。該ｎ形縦型ＭＯＳトランジス
タは、下記(a) 〜(e) のような方法で順次製造してゆ
く。 (a) 下地基板１をＲＩＥ（Reactive Ion Etching) 等で
エッチングを行い、半導体アイランド７層を形成する。 (b) アイランド７層の上部及び側面部にＣＶＤ法で窒化
膜を形成した後、下地基板１を酸化し、フィールド酸化
膜２が形成された後、前記アイランド７層の上部および
側面部の窒化膜を除去する。 (c) ＣＶＤ等によりゲート酸化膜３及びゲート電極４と
なるポリシリコンを形成後、パターニングを行い、ゲー
ト構造を作製する。その後、該ゲートをマスクとしてＡ
ｓのイオン注入を行い、ソース領域，ドレイン領域のｎ
+層５，６を形成する。 (d) ゲート酸化膜３及びゲート電極４の端部をエッチン
グする。 (e) (d) で短くされたゲートをマスクにしてｐのイオン
を注入することによりｎ- 層のソース領域５の緩衝領域
５′，ドレイン領域６の緩衝領域６′を形成する。
記実施例によるｎ形縦型ＭＯＳトランジスタの製造フロ
ーを示した図であり、図中、図１，図２と同一符号は同
一または相当部分を示す。該ｎ形縦型ＭＯＳトランジス
タは、下記(a) 〜(e) のような方法で順次製造してゆ
く。 (a) 下地基板１をＲＩＥ（Reactive Ion Etching) 等で
エッチングを行い、半導体アイランド７層を形成する。 (b) アイランド７層の上部及び側面部にＣＶＤ法で窒化
膜を形成した後、下地基板１を酸化し、フィールド酸化
膜２が形成された後、前記アイランド７層の上部および
側面部の窒化膜を除去する。 (c) ＣＶＤ等によりゲート酸化膜３及びゲート電極４と
なるポリシリコンを形成後、パターニングを行い、ゲー
ト構造を作製する。その後、該ゲートをマスクとしてＡ
ｓのイオン注入を行い、ソース領域，ドレイン領域のｎ
+層５，６を形成する。 (d) ゲート酸化膜３及びゲート電極４の端部をエッチン
グする。 (e) (d) で短くされたゲートをマスクにしてｐのイオン
を注入することによりｎ- 層のソース領域５の緩衝領域
５′，ドレイン領域６の緩衝領域６′を形成する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】よって、チャネルのｐ領域とドレイン領域
６のｎ+ 領域の間に緩衝領域としてｎ- 層６′を設けた
ことにより、濃度勾配が緩やかになり、電界強度が抑制
され、素子の耐圧の向上が図られる。
６のｎ+ 領域の間に緩衝領域としてｎ- 層６′を設けた
ことにより、濃度勾配が緩やかになり、電界強度が抑制
され、素子の耐圧の向上が図られる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】また、この発明に係る縦型ＭＯＳトランジ
スタの製造方法によれば、ドレインの活性領域側に、ド
レインと同種の半導体で、不純物濃度の低い緩衝領域を
形成するようにしたので、ドレイン接合部における濃度
勾配を緩やかにし、電界強度を緩和することにより、高
耐圧の縦型ＭＯＳトランジスタを得ることができ、信頼
性も向上する。
スタの製造方法によれば、ドレインの活性領域側に、ド
レインと同種の半導体で、不純物濃度の低い緩衝領域を
形成するようにしたので、ドレイン接合部における濃度
勾配を緩やかにし、電界強度を緩和することにより、高
耐圧の縦型ＭＯＳトランジスタを得ることができ、信頼
性も向上する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ 下地の半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ５′ ソース緩衝領域 ６′ ドレイン緩衝領域 ７ アイランド領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｐ
Claims (2)
- 【請求項１】 縦型ＭＯＳトランジスタにおいて、 半導体基板上に形成されたフィールド酸化膜と、 前記酸化膜の上に形成されたアイランド構造と、 前記アイランド構造の両凹部に形成されたソースおよび
ドレインと、 前記アイランド構造の凸部上に形成されたゲート酸化膜
と、 前記ゲート酸化膜上に形成されたゲート電極と、 前記ドレインの活性領域側に形成された、該ドレインと
反対電荷をもち、かつ、該ドレインと同種の半導体で、
不純物濃度の低い緩衝領域とを備えたことを特徴とする
縦型ＭＯＳトランジスタ。 - 【請求項２】 縦型ＭＯＳトランジスタを製造する方法
において、 半導体基板上にフィールド酸化膜を形成する工程と、 前記酸化膜の上にアイランド構造を形成する工程と、 前記アイランド構造の両凹部にソースおよびドレインと
形成する工程と、 前記アイランド構造の凸部上にゲート酸化膜を形成する
工程と、 前記ゲート酸化膜上にゲート電極を形成する工程と、 前記ドレインの活性領域側に該ドレインと反対電荷をも
ち、かつ、該ドレインと同種の半導体で、不純物濃度の
低い緩衝領域を形成する工程とを含むことを特徴とする
縦型ＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225071A JPH0548109A (ja) | 1991-08-07 | 1991-08-07 | 縦型ｍｏｓトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225071A JPH0548109A (ja) | 1991-08-07 | 1991-08-07 | 縦型ｍｏｓトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548109A true JPH0548109A (ja) | 1993-02-26 |
Family
ID=16823573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3225071A Pending JPH0548109A (ja) | 1991-08-07 | 1991-08-07 | 縦型ｍｏｓトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548109A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005019970A (ja) * | 2003-06-23 | 2005-01-20 | Sharp Corp | 歪みシリコンフィンｆｅｔデバイス |
| US6998676B2 (en) | 2002-12-27 | 2006-02-14 | Kabushiki Kaisha Toshiba | Double-gate structure fin-type transistor |
| JP2006351781A (ja) * | 2005-06-15 | 2006-12-28 | Nec Corp | 電界効果トランジスタおよびその製造方法 |
| JP2009038076A (ja) * | 2007-07-31 | 2009-02-19 | National Institute Of Advanced Industrial & Technology | 二重絶縁ゲート電界効果トランジスタ |
-
1991
- 1991-08-07 JP JP3225071A patent/JPH0548109A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998676B2 (en) | 2002-12-27 | 2006-02-14 | Kabushiki Kaisha Toshiba | Double-gate structure fin-type transistor |
| JP2005019970A (ja) * | 2003-06-23 | 2005-01-20 | Sharp Corp | 歪みシリコンフィンｆｅｔデバイス |
| JP2006351781A (ja) * | 2005-06-15 | 2006-12-28 | Nec Corp | 電界効果トランジスタおよびその製造方法 |
| JP2009038076A (ja) * | 2007-07-31 | 2009-02-19 | National Institute Of Advanced Industrial & Technology | 二重絶縁ゲート電界効果トランジスタ |
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