JPH0555583A - 絶縁ゲート型バイポーラトランジスタの製造方法 - Google Patents
絶縁ゲート型バイポーラトランジスタの製造方法Info
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- JPH0555583A JPH0555583A JP3215287A JP21528791A JPH0555583A JP H0555583 A JPH0555583 A JP H0555583A JP 3215287 A JP3215287 A JP 3215287A JP 21528791 A JP21528791 A JP 21528791A JP H0555583 A JPH0555583 A JP H0555583A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的はゲートしきい値電圧を高くす
ることなく、ラッチアップ耐量を大幅に向上した絶縁ゲ
ート型バイポーラトランジスタ（ＩＧＢＴ）を製造する
方法を提供することである。本発明の他の目的は、ソー
ス層の直下に高不純物濃度の半導体層を設けることによ
り、ラッチアップ耐量を大きくしたＩＧＢＴの製造方法
において、その製造工程の簡略化を図ることである。 【構成】 ゲート電極（２５）の端部をくさび形状に加
工した後に、イオン注入法によりこのゲート電極（２
５）をマスクとして、ベース層（２８）、Ｐ++層（３
１）、ソース層（３２）を形成する。イオン注入の加速
電圧をＰ++層（３１）の形成の時には低くし、ソース層
（３２）の形成の時には高くすることによって、ソース
層（３２）はゲート電極（２５）の直下に伸びて形成さ
れ、Ｐ++層（３１）はそれよりも内側に位置するように
形成される。
ることなく、ラッチアップ耐量を大幅に向上した絶縁ゲ
ート型バイポーラトランジスタ（ＩＧＢＴ）を製造する
方法を提供することである。本発明の他の目的は、ソー
ス層の直下に高不純物濃度の半導体層を設けることによ
り、ラッチアップ耐量を大きくしたＩＧＢＴの製造方法
において、その製造工程の簡略化を図ることである。 【構成】 ゲート電極（２５）の端部をくさび形状に加
工した後に、イオン注入法によりこのゲート電極（２
５）をマスクとして、ベース層（２８）、Ｐ++層（３
１）、ソース層（３２）を形成する。イオン注入の加速
電圧をＰ++層（３１）の形成の時には低くし、ソース層
（３２）の形成の時には高くすることによって、ソース
層（３２）はゲート電極（２５）の直下に伸びて形成さ
れ、Ｐ++層（３１）はそれよりも内側に位置するように
形成される。
Description
【０００１】
【産業上の利用分野】本発明は、縦型の絶縁ゲート型バ
イポーラトランジスタ（以下ＩＧＢＴ（Ｉｎｓｕｌａｔ
ｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏ
ｒ）と略称する）の製造方法に関し、特にラッチアップ
耐量を向上させたＩＧＢＴの製造方法に関する。
イポーラトランジスタ（以下ＩＧＢＴ（Ｉｎｓｕｌａｔ
ｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏ
ｒ）と略称する）の製造方法に関し、特にラッチアップ
耐量を向上させたＩＧＢＴの製造方法に関する。
【０００２】
【従来の技術】近年、導電変調を利用したＩＧＢＴは、
ＭＯＳ電界効果トランジスタの高い入力インピーダンス
とバイポーラトランジスタの高い電流ドライブ能力とい
う利点を兼ね備え、電力用スイッチング素子として多く
用いられるに至っている。しかし、このＩＧＢＴにおい
ては、素子を流れる電流密度が大きくなると寄生サイリ
スタがターンオンしてラッチアップ状態になり、ついに
は素子破壊を招く。この問題を解決するためには、ベー
ス層の不純物濃度を高くして、ソース層直下の抵抗を低
くすることにより、寄生サイリスタをターンオンしにく
くすることが有効であるが、同時にチャンネル領域の不
純物濃度も高くなるので、ゲートしきい値電圧が高くな
ってしまう欠点があった。
ＭＯＳ電界効果トランジスタの高い入力インピーダンス
とバイポーラトランジスタの高い電流ドライブ能力とい
う利点を兼ね備え、電力用スイッチング素子として多く
用いられるに至っている。しかし、このＩＧＢＴにおい
ては、素子を流れる電流密度が大きくなると寄生サイリ
スタがターンオンしてラッチアップ状態になり、ついに
は素子破壊を招く。この問題を解決するためには、ベー
ス層の不純物濃度を高くして、ソース層直下の抵抗を低
くすることにより、寄生サイリスタをターンオンしにく
くすることが有効であるが、同時にチャンネル領域の不
純物濃度も高くなるので、ゲートしきい値電圧が高くな
ってしまう欠点があった。
【０００３】そこで、特開平１−２８３９６６号公報
（Ｈ０１Ｌ ２９／７８，Ｈ０１Ｌ２９／６８）に記載
されているように、ゲート電極の端の上部をくさび状に
傾斜させた後に、イオン注入法によりソース層を形成す
る技術が提案された。図１２は、かかる製造方法によっ
て製造されたＩＧＢＴを示す断面図である。図におい
て、（１）はＰ+型半導体基板、（２）はエピタキシャ
ル形成された低濃度のＮ-型半導体層、（３）はベース
層、（４）はベース層（３）内に形成されたソース層、
（５）はチャンネル領域であって、ソース層（４）とＮ
-型半導体層（２）の間のベース層（３）表面に位置し
ている。（６）はゲート絶縁膜、（７）はゲート電極で
あって、その端の上部はくさび状に傾斜している。
（８）は層間絶縁膜、（９）はソース層（４）およびベ
ース層（３）にオーミックコンタクトするソース電極、
（１０）は基板（１）の裏面にオーミックコンタクトす
るドレイン電極である。上述した製造方法によれば、ゲ
ート電極（７）の端部をくさび状に傾斜させた後、ゲー
ト電極（７）をマスクにしてイオン注入し、ソース層
（４）をくさび部分の下まで伸ばすことにより、ベース
層（３）中のチャンネル領域（５）に接する部分の濃度
を低下させることができる。
（Ｈ０１Ｌ ２９／７８，Ｈ０１Ｌ２９／６８）に記載
されているように、ゲート電極の端の上部をくさび状に
傾斜させた後に、イオン注入法によりソース層を形成す
る技術が提案された。図１２は、かかる製造方法によっ
て製造されたＩＧＢＴを示す断面図である。図におい
て、（１）はＰ+型半導体基板、（２）はエピタキシャ
ル形成された低濃度のＮ-型半導体層、（３）はベース
層、（４）はベース層（３）内に形成されたソース層、
（５）はチャンネル領域であって、ソース層（４）とＮ
-型半導体層（２）の間のベース層（３）表面に位置し
ている。（６）はゲート絶縁膜、（７）はゲート電極で
あって、その端の上部はくさび状に傾斜している。
（８）は層間絶縁膜、（９）はソース層（４）およびベ
ース層（３）にオーミックコンタクトするソース電極、
（１０）は基板（１）の裏面にオーミックコンタクトす
るドレイン電極である。上述した製造方法によれば、ゲ
ート電極（７）の端部をくさび状に傾斜させた後、ゲー
ト電極（７）をマスクにしてイオン注入し、ソース層
（４）をくさび部分の下まで伸ばすことにより、ベース
層（３）中のチャンネル領域（５）に接する部分の濃度
を低下させることができる。
【０００４】それ故、このベース層（３）の他の部分の
不純物濃度を高くすることが可能になるので、ゲートし
きい値電圧が高くなることなく、ラッチアップ耐量の大
きいＩＧＢＴを得ることができる。しかしながら、上述
した製造方法ではベース層（３）の不純物濃度を高くす
るには限界がある。何故ならば、ある程度ベース層
（３）の不純物濃度が高くなれば、ベース層（３）中の
チャンネル領域（５）に接する部分の濃度も高くなるの
で、ゲートしきい値電圧は高くなってしまうからであ
る。よって、ゲートしきい値電圧が高くならないという
条件の下では、十分なラッチアップ耐量が得られなかっ
た。
不純物濃度を高くすることが可能になるので、ゲートし
きい値電圧が高くなることなく、ラッチアップ耐量の大
きいＩＧＢＴを得ることができる。しかしながら、上述
した製造方法ではベース層（３）の不純物濃度を高くす
るには限界がある。何故ならば、ある程度ベース層
（３）の不純物濃度が高くなれば、ベース層（３）中の
チャンネル領域（５）に接する部分の濃度も高くなるの
で、ゲートしきい値電圧は高くなってしまうからであ
る。よって、ゲートしきい値電圧が高くならないという
条件の下では、十分なラッチアップ耐量が得られなかっ
た。
【０００５】そこで、特開平１−２２５１６５号公報
（Ｈ０１Ｌ ２９／７８，Ｈ０１Ｌ２９／６８）に記載
されているように、ソース層の直下に高不純物濃度の半
導体層を設けることにより、ベース層の抵抗を下げ、ラ
ッチアップ耐量を大きくすることが知られている。しか
し、同公報に開示されている製造方法では、フォトレジ
ストの他に低温酸化膜（ＬＴＯ）をマスクとして用い
て、所要領域にイオン注入を行わなければならず、製造
工程が増加し、かつ困難であるという問題がある。
（Ｈ０１Ｌ ２９／７８，Ｈ０１Ｌ２９／６８）に記載
されているように、ソース層の直下に高不純物濃度の半
導体層を設けることにより、ベース層の抵抗を下げ、ラ
ッチアップ耐量を大きくすることが知られている。しか
し、同公報に開示されている製造方法では、フォトレジ
ストの他に低温酸化膜（ＬＴＯ）をマスクとして用い
て、所要領域にイオン注入を行わなければならず、製造
工程が増加し、かつ困難であるという問題がある。
【０００６】
【発明が解決しようとする課題】本発明は、上述した従
来の問題点に鑑みてなされたものであり、その目的はゲ
ートしきい値電圧を高くすることなく、ラッチアップ耐
量を従来に比べて大幅に向上したＩＧＢＴを製造する方
法を提供することである。本発明の他の目的は、ソース
層の直下に高不純物濃度の半導体層を設けることによ
り、ラッチアップ耐量を大きくしたＩＧＢＴの製造方法
において、その製造工程の簡略化を図ることである。
来の問題点に鑑みてなされたものであり、その目的はゲ
ートしきい値電圧を高くすることなく、ラッチアップ耐
量を従来に比べて大幅に向上したＩＧＢＴを製造する方
法を提供することである。本発明の他の目的は、ソース
層の直下に高不純物濃度の半導体層を設けることによ
り、ラッチアップ耐量を大きくしたＩＧＢＴの製造方法
において、その製造工程の簡略化を図ることである。
【０００７】
【課題を解決するための手段】本発明は、一導電型の半
導体基板と、該基板上に形成された低不純物濃度の逆導
電型の半導体層と、該半導体層の表面に形成された一導
電型のベース層と、該ベース層内に形成された逆導電型
のソース層と、該ソース層の直下に形成された一導電型
の高不純物濃度の半導体層と、前記逆導電型の半導体層
上にゲート絶縁膜を介して形成されたゲート電極と、前
記ベース層および前記ソース層に接触するソース電極
と、前記基板の裏面に接触するドレイン電極とを具備す
る絶縁ゲート型バイポーラトランジスタの製造方法にお
いて、前記ゲート電極の端部の上面を基板面に対して鋭
角をもつように端に向かって傾斜させ、その後イオン注
入法によりベース層、ソース層および一導電型の高不純
物濃度半導体層を自己整合的に形成することを特徴とし
ている。
導体基板と、該基板上に形成された低不純物濃度の逆導
電型の半導体層と、該半導体層の表面に形成された一導
電型のベース層と、該ベース層内に形成された逆導電型
のソース層と、該ソース層の直下に形成された一導電型
の高不純物濃度の半導体層と、前記逆導電型の半導体層
上にゲート絶縁膜を介して形成されたゲート電極と、前
記ベース層および前記ソース層に接触するソース電極
と、前記基板の裏面に接触するドレイン電極とを具備す
る絶縁ゲート型バイポーラトランジスタの製造方法にお
いて、前記ゲート電極の端部の上面を基板面に対して鋭
角をもつように端に向かって傾斜させ、その後イオン注
入法によりベース層、ソース層および一導電型の高不純
物濃度半導体層を自己整合的に形成することを特徴とし
ている。
【０００８】
【作用】上述したように、従来のＩＧＢＴの製造方法で
は、ラッチアップ耐量が十分ではないか、あるいは製造
工程が複雑であったのに対し、本発明によれば、ゲート
電極の端部の上面を基板に対して鋭角をもつように端に
向かって傾斜させ、その後イオン注入法によりベース
層、ソース層および一導電型の高不純物濃度半導体層を
低温酸化膜を用いることなく、前記ゲート電極の端部に
整合させて形成しているので、短かい製造工程で高いラ
ッチアップ耐量のＩＧＢＴを製造することが可能とな
る。
は、ラッチアップ耐量が十分ではないか、あるいは製造
工程が複雑であったのに対し、本発明によれば、ゲート
電極の端部の上面を基板に対して鋭角をもつように端に
向かって傾斜させ、その後イオン注入法によりベース
層、ソース層および一導電型の高不純物濃度半導体層を
低温酸化膜を用いることなく、前記ゲート電極の端部に
整合させて形成しているので、短かい製造工程で高いラ
ッチアップ耐量のＩＧＢＴを製造することが可能とな
る。
【０００９】
【実施例】次に本発明の実施例を図１乃至図１１を参照
しながら説明する。図１乃至図１０は、本発明の実施例
を説明するためのＩＧＢＴの部分断面図である。まず図
１に示す如く、Ｐ+基板（２１）上に低不純物濃度のＮ-
層（２２）をエピタキシャル成長により形成し、Ｎ-層
（２２）の表面にゲート絶縁膜（２３）を約５００Åの
膜厚に形成し、さらにその上に多結晶シリコン膜（２
４）をＬＰＣＶＤ法により約５０００Åの膜厚に形成す
る。
しながら説明する。図１乃至図１０は、本発明の実施例
を説明するためのＩＧＢＴの部分断面図である。まず図
１に示す如く、Ｐ+基板（２１）上に低不純物濃度のＮ-
層（２２）をエピタキシャル成長により形成し、Ｎ-層
（２２）の表面にゲート絶縁膜（２３）を約５００Åの
膜厚に形成し、さらにその上に多結晶シリコン膜（２
４）をＬＰＣＶＤ法により約５０００Åの膜厚に形成す
る。
【００１０】次に図２に示す如く、エッチングマスクと
して用いるフォトレジストを後退させながら、多結晶シ
リコン膜（２４）をエッチングすることによりゲート電
極（２５）を形成し、その端の上面を基板（２１）に対
して略３０°の頂角をもつくさび形状に加工する。しか
る後に、図３に示す如く、前記ゲート電極（２５）をマ
スクとしてベース層形成用のボロンイオンのイオン注入
を行う。ここで比較的高い加速電圧（６０ＫｅＶ〜７０
ＫｅＶ）でイオン注入を行うことにより、ゲート電極
（２５）のくさび部分の直下にもボロンイオンが注入さ
れるようにする。なお、図においてイオン注入を矢印で
示し、注入されたボロンイオンを（２６Ａ）で示す。
して用いるフォトレジストを後退させながら、多結晶シ
リコン膜（２４）をエッチングすることによりゲート電
極（２５）を形成し、その端の上面を基板（２１）に対
して略３０°の頂角をもつくさび形状に加工する。しか
る後に、図３に示す如く、前記ゲート電極（２５）をマ
スクとしてベース層形成用のボロンイオンのイオン注入
を行う。ここで比較的高い加速電圧（６０ＫｅＶ〜７０
ＫｅＶ）でイオン注入を行うことにより、ゲート電極
（２５）のくさび部分の直下にもボロンイオンが注入さ
れるようにする。なお、図においてイオン注入を矢印で
示し、注入されたボロンイオンを（２６Ａ）で示す。
【００１１】続いて、図４に示す如く、所定領域を開口
したフォトレジスト（２７）をマスクとして、Ｐ+ウェ
ル形成のためのボロンのイオン注入を行う。ここで、同
様にイオン注入を矢印で示し、注入されたボロンイオン
を（２６Ｂ）で示す。次に図５に示す如く、フォトレジ
スト（２７）を除去した後に注入されたボロンイオン
（２６Ａ）（２６Ｂ）を高温で拡散して、ベース層（２
８）およびＰ+ウェル（２９）を形成する。
したフォトレジスト（２７）をマスクとして、Ｐ+ウェ
ル形成のためのボロンのイオン注入を行う。ここで、同
様にイオン注入を矢印で示し、注入されたボロンイオン
を（２６Ｂ）で示す。次に図５に示す如く、フォトレジ
スト（２７）を除去した後に注入されたボロンイオン
（２６Ａ）（２６Ｂ）を高温で拡散して、ベース層（２
８）およびＰ+ウェル（２９）を形成する。
【００１２】ここで、Ｐ+ウェル（２９）はチャンネル
領域に影響しない程度にできる限りチャンネル領域に近
接して形成されるようにフォトレジスト（２７）の位置
を調節する。次に図６に示す如く、ゲート電極（２５）
をマスクとしてラッチアップ耐量を高めるための高不純
物濃度のＰ++層形成用のボロンイオン注入を行う。ここ
で比較的低い加速電圧（３０ＫｅＶ〜４０ＫｅＶ）でイ
オン注入を行うことにより、ゲート電極（２５）のくさ
び部分の直下にはできるだけボロンイオンが伸びないよ
うにする。これにより、後の高温拡散によってＰ++層を
形成する時に、Ｐ++層がくさび部分の直下に伸びる距離
を小さくし、チャンネル領域の不純物濃度が高くなるの
を防止できる。なお、前述したのと同様にイオン注入を
矢印で示し、注入されたボロンイオンを（２６Ｃ）で示
す。
領域に影響しない程度にできる限りチャンネル領域に近
接して形成されるようにフォトレジスト（２７）の位置
を調節する。次に図６に示す如く、ゲート電極（２５）
をマスクとしてラッチアップ耐量を高めるための高不純
物濃度のＰ++層形成用のボロンイオン注入を行う。ここ
で比較的低い加速電圧（３０ＫｅＶ〜４０ＫｅＶ）でイ
オン注入を行うことにより、ゲート電極（２５）のくさ
び部分の直下にはできるだけボロンイオンが伸びないよ
うにする。これにより、後の高温拡散によってＰ++層を
形成する時に、Ｐ++層がくさび部分の直下に伸びる距離
を小さくし、チャンネル領域の不純物濃度が高くなるの
を防止できる。なお、前述したのと同様にイオン注入を
矢印で示し、注入されたボロンイオンを（２６Ｃ）で示
す。
【００１３】次に図７に示す如く、ゲート電極（２５）
および所定領域に形成したフォトレジスト（図示せず）
をマスクとしてソース層形成のためのリンイオン注入を
行う。このリンイオン注入は高い加速電圧（８０ＫｅＶ
〜１００ＫｅＶ）で行うことにより、ゲート電極（２
５）のくさび部分の直下に伸びるように形成する。イオ
ン種としては、リンイオンの他に砒素イオンを用いても
よいが、この場合には砒素イオンの飛程距離を考慮して
さらに高い加速電圧が必要となる。なお、同図において
前述したのと同様にイオン注入を矢印で示し、注入され
たリンイオンを（３０）で示した。
および所定領域に形成したフォトレジスト（図示せず）
をマスクとしてソース層形成のためのリンイオン注入を
行う。このリンイオン注入は高い加速電圧（８０ＫｅＶ
〜１００ＫｅＶ）で行うことにより、ゲート電極（２
５）のくさび部分の直下に伸びるように形成する。イオ
ン種としては、リンイオンの他に砒素イオンを用いても
よいが、この場合には砒素イオンの飛程距離を考慮して
さらに高い加速電圧が必要となる。なお、同図において
前述したのと同様にイオン注入を矢印で示し、注入され
たリンイオンを（３０）で示した。
【００１４】この後、図８に示す如く、注入されたボロ
ンイオン（２６Ｃ）およびリンイオン（３０）を高温で
拡散して高不純物濃度のＰ++層（３１）とＮ型のソース
層（３２）を形成する。これにより、Ｐ++層（３１）は
ソース層（３２）よりも内側に形成されるので、チャン
ネル領域（３３）の不純物濃度に影響を及ぼすおそれは
ない。
ンイオン（２６Ｃ）およびリンイオン（３０）を高温で
拡散して高不純物濃度のＰ++層（３１）とＮ型のソース
層（３２）を形成する。これにより、Ｐ++層（３１）は
ソース層（３２）よりも内側に形成されるので、チャン
ネル領域（３３）の不純物濃度に影響を及ぼすおそれは
ない。
【００１５】このように、本発明によればソース層（３
２）の直下にＰ++層（３１）を形成しているので、この
部分の抵抗が低下し、よって高いラッチアップ耐量を得
ることができる。更に本発明によれば、ベース層（２
７）、Ｐ++層（３１）、ソース層（３２）はいずれもゲ
ート電極（２５）をマスクとしたイオン注入により形成
されるのであり、イオン注入の加速電圧を異ならしめる
ことによるゲート電極（２５）のくさび部分のマスク効
果の変化を利用して、上述の各層が所要領域に位置する
ようにしている。よって、上述の各層は自己整合的に高
精度の位置関係をもって形成できるのである。
２）の直下にＰ++層（３１）を形成しているので、この
部分の抵抗が低下し、よって高いラッチアップ耐量を得
ることができる。更に本発明によれば、ベース層（２
７）、Ｐ++層（３１）、ソース層（３２）はいずれもゲ
ート電極（２５）をマスクとしたイオン注入により形成
されるのであり、イオン注入の加速電圧を異ならしめる
ことによるゲート電極（２５）のくさび部分のマスク効
果の変化を利用して、上述の各層が所要領域に位置する
ようにしている。よって、上述の各層は自己整合的に高
精度の位置関係をもって形成できるのである。
【００１６】更にまた、従来の如く低温酸化膜（ＬＴ
Ｏ）をイオン注入マスクとして使用する必要がないの
で、製造工程が短かく、かつ容易である。この後は、図
９に示す如く、ＰＳＧ膜等の層間絶縁膜（３４）を形成
し、ソース層（３２）およびベース層（２８）上にコン
タクトホール（３５）を形成する。
Ｏ）をイオン注入マスクとして使用する必要がないの
で、製造工程が短かく、かつ容易である。この後は、図
９に示す如く、ＰＳＧ膜等の層間絶縁膜（３４）を形成
し、ソース層（３２）およびベース層（２８）上にコン
タクトホール（３５）を形成する。
【００１７】そして、図１０に示す如く、このコンタク
トホール（３５）においてソース層（３２）およびベー
ス層（２８）にオーミックコンタクトするソース電極
（３６）を、また裏面のＰ+基板（２１）にオーミック
コンタクトするドレイン電極（３７）を形成して完成す
る。図１１は、上述した工程で製造されたＩＧＢＴの１
セル全体を示したものである。
トホール（３５）においてソース層（３２）およびベー
ス層（２８）にオーミックコンタクトするソース電極
（３６）を、また裏面のＰ+基板（２１）にオーミック
コンタクトするドレイン電極（３７）を形成して完成す
る。図１１は、上述した工程で製造されたＩＧＢＴの１
セル全体を示したものである。
【００１８】なお、本発明はＰ+基板（２１）をＮ+型と
した縦型のパワーＭＯＳトランジスタにも適用できるこ
とは明らかであり、アバランシェブレークダウン耐圧が
向上する効果が得られる。
した縦型のパワーＭＯＳトランジスタにも適用できるこ
とは明らかであり、アバランシェブレークダウン耐圧が
向上する効果が得られる。
【００１９】
【発明の効果】上述した如く本発明によれば、ゲート電
極（２５）の端をくさび形状に加工した後に、イオン注
入によりソース層（３２）をくさび部分の直下に伸びる
ように形成し、かつＰ++層（３１）をソース層（３２）
の直下に形成しているので、ゲートしきい値電圧を高く
することなく、ラッチアップ耐量を大幅に向上したＩＧ
ＢＴを製造することができる。
極（２５）の端をくさび形状に加工した後に、イオン注
入によりソース層（３２）をくさび部分の直下に伸びる
ように形成し、かつＰ++層（３１）をソース層（３２）
の直下に形成しているので、ゲートしきい値電圧を高く
することなく、ラッチアップ耐量を大幅に向上したＩＧ
ＢＴを製造することができる。
【００２０】更に本発明によれば、ベース層（２８）、
Ｐ++層（３１）、ソース層（３２）はいずれもゲート電
極（２５）をマスクとしたイオン注入により自己整合的
に形成しているので、上述の各層は高精度の位置関係を
もって所要領域に形成できる。よって、ゲートしきい値
電圧等の素子パラメータを安定化できる利点がある。更
にまた、従来の如く各層を形成するのにフォトレジスト
と低温酸化膜を組み合わせたプロセスを使用する必要が
ないので、製造工程を簡略化でき、かつ容易にできるの
で高歩留のＩＧＢＴを製造することができる。
Ｐ++層（３１）、ソース層（３２）はいずれもゲート電
極（２５）をマスクとしたイオン注入により自己整合的
に形成しているので、上述の各層は高精度の位置関係を
もって所要領域に形成できる。よって、ゲートしきい値
電圧等の素子パラメータを安定化できる利点がある。更
にまた、従来の如く各層を形成するのにフォトレジスト
と低温酸化膜を組み合わせたプロセスを使用する必要が
ないので、製造工程を簡略化でき、かつ容易にできるの
で高歩留のＩＧＢＴを製造することができる。
【図１】本発明の実施例に係るＩＧＢＴの製造工程を示
す第１の断面図である。
す第１の断面図である。
【図２】本発明の実施例に係るＩＧＢＴの製造工程を示
す第２の断面図である。
す第２の断面図である。
【図３】本発明の実施例に係るＩＧＢＴの製造工程を示
す第３の断面図である。
す第３の断面図である。
【図４】本発明の実施例に係るＩＧＢＴの製造工程を示
す第４の断面図である。
す第４の断面図である。
【図５】本発明の実施例に係るＩＧＢＴの製造工程を示
す第５の断面図である。
す第５の断面図である。
【図６】本発明の実施例に係るＩＧＢＴの製造工程を示
す第６の断面図である。
す第６の断面図である。
【図７】本発明の実施例に係るＩＧＢＴの製造工程を示
す第７の断面図である。
す第７の断面図である。
【図８】本発明の実施例に係るＩＧＢＴの製造工程を示
す第８の断面図である。
す第８の断面図である。
【図９】本発明の実施例に係るＩＧＢＴの製造工程を示
す第９の断面図である。
す第９の断面図である。
【図１０】本発明の実施例に係るＩＧＢＴの製造工程を
示す第１０の断面図である。
示す第１０の断面図である。
【図１１】本発明の実施例に係るＩＧＢＴの製造工程を
示す第１１の断面図である。
示す第１１の断面図である。
【図１２】従来例の方法により製造されたＩＧＢＴを示
す断面図である。
す断面図である。
Claims (1)
- 【請求項１】 一導電型の半導体基板と、該基板上に形
成された低不純物濃度の逆導電型の半導体層と、該半導
体層の表面に形成された一導電型のベース層と、該ベー
ス層内に形成された逆導電型のソース層と、該ソース層
の直下に形成された一導電型の高不純物濃度の半導体層
と、前記逆導電型の半導体層上にゲート絶縁膜を介して
形成されたゲート電極と、前記ベース層および前記ソー
ス層に接触するソース電極と、前記基板の裏面に接触す
るドレイン電極とを具備する絶縁ゲート型バイポーラト
ランジスタの製造方法において、前記ゲート電極の端部
の上面を基板面に対して鋭角をもつように端に向かって
傾斜させ、その後イオン注入法によりベース層、ソース
層および一導電型の高不純物濃度半導体層を自己整合的
に形成することを特徴とする絶縁ゲート型バイポーラト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215287A JPH0555583A (ja) | 1991-08-27 | 1991-08-27 | 絶縁ゲート型バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215287A JPH0555583A (ja) | 1991-08-27 | 1991-08-27 | 絶縁ゲート型バイポーラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555583A true JPH0555583A (ja) | 1993-03-05 |
Family
ID=16669824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215287A Pending JPH0555583A (ja) | 1991-08-27 | 1991-08-27 | 絶縁ゲート型バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555583A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995024055A1 (de) * | 1994-03-04 | 1995-09-08 | Siemens Aktiengesellschaft | Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit |
| US7067900B2 (en) | 2003-11-20 | 2006-06-27 | Sanken Electric Co., Ltd. | Insulated gate bipolar transistor having a reduced tail current and method of fabricating the same |
| US7161230B2 (en) | 2003-11-20 | 2007-01-09 | Sanken Electric Co., Ltd. | Insulated gate bipolar transistor having a high switching speed and method for fabricating the same |
| JP2010205808A (ja) * | 2009-03-02 | 2010-09-16 | Hitachi Ltd | 半導体装置、およびそれを用いたプラズマディスプレイ駆動用半導体装置 |
| JP2019212688A (ja) * | 2018-05-31 | 2019-12-12 | 新電元工業株式会社 | 半導体装置および半導体装置の製造方法 |
-
1991
- 1991-08-27 JP JP3215287A patent/JPH0555583A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995024055A1 (de) * | 1994-03-04 | 1995-09-08 | Siemens Aktiengesellschaft | Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit |
| US7067900B2 (en) | 2003-11-20 | 2006-06-27 | Sanken Electric Co., Ltd. | Insulated gate bipolar transistor having a reduced tail current and method of fabricating the same |
| US7161230B2 (en) | 2003-11-20 | 2007-01-09 | Sanken Electric Co., Ltd. | Insulated gate bipolar transistor having a high switching speed and method for fabricating the same |
| JP2010205808A (ja) * | 2009-03-02 | 2010-09-16 | Hitachi Ltd | 半導体装置、およびそれを用いたプラズマディスプレイ駆動用半導体装置 |
| US8384124B2 (en) | 2009-03-02 | 2013-02-26 | Hitachi, Ltd. | Semiconductor device and semiconductor integrated circuit device for driving plasma display using the semiconductor device |
| JP2019212688A (ja) * | 2018-05-31 | 2019-12-12 | 新電元工業株式会社 | 半導体装置および半導体装置の製造方法 |
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Legal Events
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|---|---|---|---|
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